專利名稱：一種高電源抑制比的基準(zhǔn)電壓源的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種基準(zhǔn)電壓源的改進(jìn)，具體的說(shuō)是一種高電源抑制比的基準(zhǔn)電壓源。
背景技術(shù)：
隨著集成電路工藝的不斷發(fā)展，以及電路系統(tǒng)結(jié)構(gòu)的復(fù)雜化，對(duì)模數(shù)轉(zhuǎn)換器、數(shù)模轉(zhuǎn)換器、鎖相環(huán)等模擬電路提出了更高的要求，高精度、高穩(wěn)定性越來(lái)越受到重視，基準(zhǔn)電壓源是這些模擬電路的基本模塊，其精度和穩(wěn)定度直接關(guān)系到電路的工作狀態(tài)和電路的性能，因此一個(gè)高精度的基準(zhǔn)電壓源是十分重要的。一個(gè)高精度基準(zhǔn)電壓源要求輸出電壓穩(wěn)定，溫度系數(shù)小，電源抑制比高。目前常用的電壓源是帶隙基準(zhǔn)電壓源，如圖1，采用雙極型器件實(shí)現(xiàn)。雙極晶體管的基極-發(fā)射極電壓Vbe具有負(fù)溫度系數(shù)，兩個(gè)工作在不同電流密度下的雙極晶體管的基極-發(fā)射極電壓差Λ Vbe具有正溫度系數(shù)，對(duì)Vbe和Λ Vbe進(jìn)行適當(dāng)?shù)募訖?quán)就可以得到零溫度系數(shù)的輸出電壓。這種傳統(tǒng)的帶隙基準(zhǔn)電壓源結(jié)構(gòu)很難獲得很高的電源抑制比，而高精度的模擬電路又要求具有很高的電源抑制比。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種高電源抑制比的高精度基準(zhǔn)電壓源，用于解決傳統(tǒng)帶隙基準(zhǔn)電壓源很難獲得高電源抑制比的問(wèn)題。為了達(dá)到以上目的，本發(fā)明所采用的技術(shù)方案是該一種高電源抑制比的基準(zhǔn)電壓源，包括偏置電路、零溫度系數(shù)電壓產(chǎn)生電路、運(yùn)放電路和基準(zhǔn)電壓產(chǎn)生電路，其特征在于還設(shè)有調(diào)節(jié)電路；所述偏置電路的第一輸出端分別與所述零溫度系數(shù)電壓產(chǎn)生電路的第一輸入端、所述運(yùn)放電路的輸出端、所述基準(zhǔn)電壓產(chǎn)生電路的第一輸入端和所述調(diào)節(jié)電路的第一輸入端連接；所述偏置電路的第二輸出端分別與所述零溫度系數(shù)電壓產(chǎn)生電路的第二輸入端和所述基準(zhǔn)電壓產(chǎn)生電路的第二輸入端連接；所述偏置電路的第三輸出端與運(yùn)放電路的第三輸入端連接，所述零溫度系數(shù)電壓產(chǎn)生電路的第一輸出端與所述運(yùn)放電路的第一輸入端連接，所述零溫度系數(shù)電壓產(chǎn)生電路的第二輸出端與所述運(yùn)放電路的第二輸入端連接，所述基準(zhǔn)電壓產(chǎn)生電路的輸出端與所述調(diào)節(jié)電路的第二輸入端連接，所述調(diào)節(jié)電路的輸出端與所述偏置電路的第一輸出端連接。本發(fā)明還通過(guò)如下措施實(shí)施所述偏置電路，包括NMOS管MIA、Μ1Β、Μ2Α、Μ2Β和PMOS管Μ3Α、Μ3Β、Μ4，其中NMOS管MlA的漏極和柵極、NMOS管MlB的柵極與NMOS管Μ2Α的源極相連作為所述偏置電路的第三輸出端，NMOS管MlB的漏極與NMOS管Μ2Β的源極相連，NMOS管Μ2Α的漏極和柵極、NMOS管Μ2Β的柵極與PMOS管Μ3Β的漏極相連，PMOS管Μ4的漏極和柵極、PMOS管Μ3Β的柵極與NMOS管Μ2Β的漏極相連作為所述偏置電路的第二輸出
4端，PMOS管M3B的源極與M3A的漏極相連，PMOS管M3A、PM0S管M4的源極接直流電輸入端，PMOS管M3A的柵極作為所述偏置電路的第一輸出端，NMOS管MlA的源極和NMOS管MlB的源極接地。所述零溫度系數(shù)電壓產(chǎn)生電路，包括PMOS管M5A、M5B、M6A、M6B、M7A、M7B、M12A、M12B、M13A、M13B，NM0S 管 M8，PNP 管 Q1、Q2、Q3、Q4 和電阻 R1A、R1B、R2 ;其中，PMOS 管 M5A、M6A、M7A、M12A和M13A的柵極相連作為所述零溫度系數(shù)電壓產(chǎn)生電路的第一輸入端，PMOS管M5B、M6B、M7B、M12B、M13B的柵極相連接作為所述零溫度系數(shù)電壓產(chǎn)生電路的第二輸入端，PMOS管M5A的漏極與PMOS管M5B的源極相連，PMOS管M6A的漏極與PMOS管M6B的源極相連，PMOS管M7A的漏極與PMOS管M7B的源極相連，PMOS管M12A的漏極與PMOS管M12B的源極相連，PMOS管M13A的漏極與PMOS管M13B的源極相連，NMOS管M8的柵極和漏極、PNP管Ql的基極、PNP管Q3的基極、電阻RlA的負(fù)端和電阻RlB的負(fù)端與M5B的漏極相連，PNP管Ql的發(fā)射極和PNP管Q2的基極與PMOS管M6B的漏極相連，PNP管Q2的發(fā)射極和電阻RlA的正端與PMOS管M7B的漏極相連作為所述零溫度系數(shù)電壓產(chǎn)生電路的第一輸出端，PNP管Q3的發(fā)射極、PNP管Q4的基極與PMOS管M13B的漏極相連，PNP管Q4的發(fā)射極與電阻R2的負(fù)端相連，電阻R2的正端、電阻RlB的正端與PMOS管M12B的漏極相連作為所述零溫度系數(shù)電壓產(chǎn)生電路的第二輸出端，NMOS管M8、PNP管Ql的集電極、PNP管Q2的集電極、PNP管Q3的集電極和PNP管Q4的集電極接地，PMOS管M5A、M6A、M7A、M12A和M13A的源極接直流電輸入端。所述運(yùn)放電路3，包括 NMOS 管 M9、M10A、M10B 和 PMOS 管 M11A、M11B，其中，NMOS 管MlOA的源極、NMOS管MllB的源極和NMOS管M9的漏極相連，NMOS管MlOA的柵極作為所述運(yùn)放電路的第一輸入端，NMOS管MlOB的柵極作為所述運(yùn)放電路的第二輸入端，NMOS管M9的柵極作為所述運(yùn)放電路的第三輸入端， OS管M9的源極接地，PMOS管MllA的柵極和漏極、PMOS管MllB的柵極與NMOS管MlOA的漏極相連，PMOS管MllB的漏極與NMOS管MlOB的漏極相連作為所述運(yùn)放電路的輸出端，PMOS管MllA和MllB的源極接直流電輸入端。所述基準(zhǔn)電壓產(chǎn)生電路，包括PMOS管M14A、M14B和電阻R3，其中PMOS管M14A的柵極作為所述基準(zhǔn)電壓產(chǎn)生電路的第一輸入端，PMOS管M14B的柵極作為所述基準(zhǔn)電壓產(chǎn)生電路的第二輸入端，PMOS管M14A的漏極與PMOS管M14B的源極相連，PMOS管M14A的源極接直流電輸入端，PMOS管M14B的漏極與電阻R3的正端相連作為所述基準(zhǔn)電壓產(chǎn)生電路的輸出端，電阻R3的負(fù)端接地。所述調(diào)節(jié)電路，包括NMOS 管 M15、M19A、M19B、M22 和 PMOS 管 M16、M17、M18A、M18B、M20、M21，其中，PMOS管M16的柵極與NMOS管M15的柵極相連作為所述調(diào)節(jié)電路的第二輸入端，PMOS管M16的漏極、PMOS管M17的源極與PMOS管M18B的柵極相連，PMOS管M17的柵極和漏極與NMOS管M15的漏極相連，PMOS管M18A的柵極作為所述調(diào)節(jié)電路的第一輸入端，PMOS管M18A的漏極與PMOS管M18B的源極相連，PMOS管M18B的漏極、PMOS管M20的漏極、PMOS管M21的柵極、NMOS管M22的柵極與NMOS管M19A的柵極和漏極相連，NMOS管M19A的源極與NMOS管M19B的漏極相連，PMOS管M20的柵極與NMOS管M19B的柵極接直流電輸入端，PMOS管M21的漏極與NMOS管M22的漏極相連作為所述調(diào)節(jié)電路的輸出端，PMOS管M16、P18A、M20和M21的源極接直流電輸入端，NMOS管M15、M19B和M22的源極接地。本發(fā)明的有益效果是與現(xiàn)有技術(shù)相比，輸出基準(zhǔn)電壓精度高，電源抑制比高，方便在不同工藝間進(jìn)行移植，可以廣泛應(yīng)用于模數(shù)轉(zhuǎn)換器、數(shù)模轉(zhuǎn)換器、鎖存器等需要高精度基準(zhǔn)電壓的模擬電路。


圖I為傳統(tǒng)的帶隙基準(zhǔn)電壓源結(jié)構(gòu)圖2為本發(fā)明的結(jié)構(gòu)框圖3為本發(fā)明的電路不意圖中1、偏置電路；2、零溫度系數(shù)電壓產(chǎn)生電路；3、運(yùn)放電路；4、基準(zhǔn)電壓產(chǎn)生電路；
5、調(diào)節(jié)電路。
具體實(shí)施例方式下面結(jié)合附圖和優(yōu)選實(shí)施例對(duì)本發(fā)明作更進(jìn)一步的詳細(xì)描述。參照?qǐng)D2、圖3所示，該一種高電源抑制比的基準(zhǔn)電壓源，包括偏置電路I、零溫度系數(shù)電壓產(chǎn)生電路2、運(yùn)放電路3和基準(zhǔn)電壓產(chǎn)生電路4，其特征在于還設(shè)有調(diào)節(jié)電路5 ;所述偏置電路I的第一輸出端分別與所述零溫度系數(shù)電壓產(chǎn)生電路2的第一輸入端、所述運(yùn)放電路3的輸出端、所述基準(zhǔn)電壓產(chǎn)生電路4的第一輸入端和所述調(diào)節(jié)電路5的第一輸入端連接；所述偏置電路I的第二輸出端分別與所述零溫度系數(shù)電壓產(chǎn)生電路2的第二輸入端和所述基準(zhǔn)電壓產(chǎn)生電路4的第二輸入端連接；所述偏置電路I的第三輸出端與運(yùn)放電路3的第三輸入端連接，所述零溫度系數(shù)電壓產(chǎn)生電路2的第一輸出端與所述運(yùn)放電路3的第一輸入端連接，所述零溫度系數(shù)電壓產(chǎn)生電路2的第二輸出端與所述運(yùn)放電路3的第二輸入端連接，所述基準(zhǔn)電壓產(chǎn)生電路4的輸出端與所述調(diào)節(jié)電路5的第二輸入端連接，所述調(diào)節(jié)電路5的輸出端與所述偏置電路I的第一輸出端連接。所述偏置電路1，包括匪05管機(jī)4、] 18、]\124、]\128和？]\ )5管104、]\08、]\14，其中 NMOS管MlA的漏極和柵極、NMOS管MlB的柵極與NMOS管M2A的源極相連作為所述偏置電路I的第三輸出端，NMOS管MlB的漏極與NMOS管M2B的源極相連，NMOS管M2A的漏極和柵極、NMOS管M2B的柵極與PMOS管M3B的漏極相連，PMOS管M4的漏極和柵極、PMOS管M3B的柵極與NMOS管M2B的漏極相連作為所述偏置電路I的第二輸出端，PMOS管M3B的源極與M3A的漏極相連，PMOS管M3A、PM0S管M4的源極接直流電輸入端，PMOS管M3A的柵極作為所述偏置電路I的第一輸出端，NMOS管MlA的源極和NMOS管MlB的源極接地。所述零溫度系數(shù)電壓產(chǎn)生電路2，包括PMOS管M5A、M5B、M6A、M6B、M7A、M7B、M12A、M12B、M13A、M13B，NM0S 管 M8，PNP 管 Q1、Q2、Q3、Q4 和電阻 R1A、R1B、R2 ;其中，PMOS 管 M5A、M6A、M7A、M12A和M13A的柵極相連作為所述零溫度系數(shù)電壓產(chǎn)生電路2的第一輸入端，PMOS管M5B、M6B、M7B、M12B、M13B的柵極相連接作為所述零溫度系數(shù)電壓產(chǎn)生電路2的第二輸入端，PMOS管M5A的漏極與PMOS管M5B的源極相連，PMOS管M6A的漏極與PMOS管M6B的源極相連，PMOS管M7A的漏極與PMOS管M7B的源極相連，PMOS管M12A的漏極與PMOS管M12B的源極相連，PMOS管M13A的漏極與PMOS管M13B的源極相連，NMOS管M8的柵極和漏極、PNP管Ql的基極、PNP管Q3的基極、電阻RlA的負(fù)端和電阻RlB的負(fù)端與M5B的漏極相連，PNP管Ql的發(fā)射極和PNP管Q2的基極與PMOS管M6B的漏極相連，PNP管Q2的發(fā)射極和電阻RlA的正端與PMOS管M7B的漏極相連作為所述零溫度系數(shù)電壓產(chǎn)生電路2的第一輸出端，PNP管Q3的發(fā)射極、PNP管Q4的基極與PMOS管M13B的漏極相連，PNP管Q4的發(fā)射極與電阻R2的負(fù)端相連，電阻R2的正端、電阻RlB的正端與PMOS管M12B的漏極相連作為所述零溫度系數(shù)電壓產(chǎn)生電路2的第二輸出端，NMOS管M8、PNP管Ql的集電極、PNP管Q2的集電極、PNP管Q3的集電極和PNP管Q4的集電極接地，PMOS管M5A、M6A、M7A、M12A和M13A的源極接直流電輸入端。所述運(yùn)放電路3，包括 NMOS 管 M9、M10A、M10B 和 PMOS 管 M11A、M11B，其中，NMOS 管MlOA的源極、NMOS管MllB的源極和NMOS管M9的漏極相連，NMOS管MlOA的柵極作為所述運(yùn)放電路3的第一輸入端，NMOS管MlOB的柵極作為所述運(yùn)放電路3的第二輸入端，NMOS管M9的柵極作為所述運(yùn)放電路3的第三輸入端，NMOS管M9的源極接地，PMOS管MllA的柵極和漏極、PMOS管MllB的柵極與NMOS管MlOA的漏極相連，PMOS管MllB的漏極與NMOS管MlOB的漏極相連作為所述運(yùn)放電路3的輸出端，PMOS管MllA和MllB的源極接直流電輸入端。所述基準(zhǔn)電壓產(chǎn)生電路4，包括PMOS管M14A、M14B和電阻R3，其中PMOS管Ml4A的柵極作為所述基準(zhǔn)電壓產(chǎn)生電路4的第一輸入端，PMOS管M14B的柵極作為所述基準(zhǔn)電壓產(chǎn)生電路4的第二輸入端，PMOS管M14A的漏極與PMOS管M14B的源極相連，PMOS管M14A的源極接直流電輸入端，PMOS管M14B的漏極與電阻R3的正端相連作為所述基準(zhǔn)電壓產(chǎn)生電路4的輸出端，電阻R3的負(fù)端接地。所述調(diào)節(jié)電路5，包括 NMOS 管 M15、M19A、M19B、M22 和 PMOS 管 M16、M17、M18A、M18B、M20、M21，其中，PMOS管M16的柵極與NMOS管M15的柵極相連作為所述調(diào)節(jié)電路5的第二輸入端，PMOS管M16的漏極、PMOS管M17的源極與PMOS管M18B的柵極相連，PMOS管M17的柵極和漏極與NMOS管M15的漏極相連，PMOS管M18A的柵極作為所述調(diào)節(jié)電路5的第一輸入端，PMOS管M18A的漏極與PMOS管M18B的源極相連，PMOS管M18B的漏極、PMOS管M20的漏極、PMOS管M21的柵極、NMOS管M22的柵極與NMOS管M19A的柵極和漏極相連，NMOS管M19A的源極與NMOS管M19B的漏極相連，PMOS管M20的柵極與匪OS管M19B的柵極接直流電輸入端，PMOS管M21的漏極與NMOS管M22的漏極相連作為所述調(diào)節(jié)電路5的輸出端，PMOS管M16、P18A、M20和M21的源極接直流電輸入端，NMOS管M15、M19B和M22的源極接地。當(dāng)電源電壓有低頻紋波時(shí)，首先，紋波通過(guò)所述基準(zhǔn)電壓產(chǎn)生電路4的PMOS管M14A的源極進(jìn)入并被放大后影響到VREF上，在VREF上產(chǎn)生與電源電壓紋波同向的紋波；其次，通過(guò)所述零溫度系數(shù)電壓產(chǎn)生電路2的PMOS管M5A、M6A、M7A、M12A和M13A的源極進(jìn)入并被放大后，通過(guò)所述運(yùn)放電路3的同相放大作用加到所述基準(zhǔn)電壓產(chǎn)生電路2的第二輸入端，在VREF上產(chǎn)生于電源電壓紋波反向的紋波；第三，通過(guò)所述調(diào)節(jié)電路5的PMOS管M16進(jìn)入并被放大后作用到PMOS管M18B的柵極上，通過(guò)PMOS管M18A進(jìn)入并被放大后作用到PMOS管M18B的源極上，通過(guò)PMOS管M18B的放大作用到PMOS管M21的柵極上，通過(guò)PMOS管M21的源極進(jìn)入并被放大后作用到所述PMOS管M14A的柵極并被放大后影響到VREF上，在VREF上產(chǎn)生于電源電壓紋波反向的紋波，作用到所述零溫度系數(shù)電壓產(chǎn)生電路2的PMOS管M5A、M6A、M7A、M12A和M13A的源極進(jìn)入并被放大后，通過(guò)所述運(yùn)放電路3的同相放大作用加到所述基準(zhǔn)電壓產(chǎn)生電路4的第二輸入端，在VREF上產(chǎn)生于電源電壓紋波同向的紋波，從而達(dá)到基準(zhǔn)輸出電壓對(duì)電源電壓低頻紋波的極高抑制能力。
權(quán)利要求
1.一種高電源抑制比的基準(zhǔn)電壓源，包括偏置電路(I)、零溫度系數(shù)電壓產(chǎn)生電路(2 )、運(yùn)放電路(3 )和基準(zhǔn)電壓產(chǎn)生電路(4 )，其特征在于還設(shè)有調(diào)節(jié)電路(5 );所述偏置電路(I)的第一輸出端分別與所述零溫度系數(shù)電壓產(chǎn)生電路(2)的第一輸入端、所述運(yùn)放電路(3)的輸出端、所述基準(zhǔn)電壓產(chǎn)生電路(4)的第一輸入端和所述調(diào)節(jié)電路(5)的第一輸入端連接；所述偏置電路(I)的第二輸出端分別與所述零溫度系數(shù)電壓產(chǎn)生電路(2)的第二輸入端和所述基準(zhǔn)電壓產(chǎn)生電路(4)的第二輸入端連接；所述偏置電路(I)的第三輸出端與運(yùn)放電路(3)的第三輸入端連接，所述零溫度系數(shù)電壓產(chǎn)生電路(2)的第一輸出端與所述運(yùn)放電路(3)的第一輸入端連接，所述零溫度系數(shù)電壓產(chǎn)生電路(2)的第二輸出端與所述運(yùn)放電路(3)的第二輸入端連接，所述基準(zhǔn)電壓產(chǎn)生電路(4)的輸出端與所述調(diào)節(jié)電路(5)的第二輸入端連接，所述調(diào)節(jié)電路(5)的輸出端與所述偏置電路(I)的第一輸出端連接。
2.根據(jù)權(quán)利要求I所述的一種高電源抑制比的基準(zhǔn)電壓源，其特征在于所述偏置電路(1)，包括 NMOS 管 M1A、M1B、M2A、M2B 和 PMOS 管 M3A、M3B、M4，其中 NMOS 管 MlA 的漏極和柵極、NMOS管MlB的柵極與NMOS管M2A的源極相連作為所述偏置電路(I)的第三輸出端，NMOS管MlB的漏極與NMOS管M2B的源極相連，NMOS管M2A的漏極和柵極、NMOS管M2B的柵極與PMOS管M3B的漏極相連，PMOS管M4的漏極和柵極、PMOS管M3B的柵極與NMOS管M2B的漏極相連作為所述偏置電路(I)的第二輸出端，PMOS管M3B的源極與M3A的漏極相連，PMOS管M3A、PM0S管M4的源極接直流電輸入端，PMOS管M3A的柵極作為所述偏置電路Cl)的第一輸出端，NMOS管MlA的源極和NMOS管MlB的源極接地。
3.根據(jù)權(quán)利要求I所述的一種高電源抑制比的基準(zhǔn)電壓源，其特征在于所述零溫度系數(shù)電壓產(chǎn)生電路(2)，包括 PMOS 管 M5A、M5B、M6A、M6B、M7A、M7B、M12A、M12B、M13A、M13B,NMOS 管 M8，PNP 管 Q1、Q2、Q3、Q4 和電阻 R1A、R1B、R2 ;其中，PMOS 管 M5A、M6A、M7A、M12A 和M13A的柵極相連作為所述零溫度系數(shù)電壓產(chǎn)生電路(2)的第一輸入端，PMOS管M5B、M6B、M7B、M12B、M13B的柵極相連接作為所述零溫度系數(shù)電壓產(chǎn)生電路(2)的第二輸入端，PMOS管M5A的漏極與PMOS管M5B的源極相連，PMOS管M6A的漏極與PMOS管M6B的源極相連，PMOS管M7A的漏極與PMOS管M7B的源極相連，PMOS管M12A的漏極與PMOS管M12B的源極相連，PMOS管M13A的漏極與PMOS管M13B的源極相連，NMOS管M8的柵極和漏極、PNP管Ql的基極、PNP管Q3的基極、電阻RlA的負(fù)端和電阻RlB的負(fù)端與M5B的漏極相連，PNP管Ql的發(fā)射極和PNP管Q2的基極與PMOS管M6B的漏極相連，PNP管Q2的發(fā)射極和電阻RlA的正端與PMOS管M7B的漏極相連作為所述零溫度系數(shù)電壓產(chǎn)生電路(2)的第一輸出端，PNP管Q3的發(fā)射極、PNP管Q4的基極與PMOS管M13B的漏極相連，PNP管Q4的發(fā)射極與電阻R2的負(fù)端相連，電阻R2的正端、電阻RlB的正端與PMOS管M12B的漏極相連作為所述零溫度系數(shù)電壓產(chǎn)生電路(2)的第二輸出端，NMOS管M8、PNP管Ql的集電極、PNP管Q2的集電極、PNP管Q3的集電極和PNP管Q4的集電極接地，PMOS管M5A、M6A、M7A、M12A和M13A的源極接直流電輸入端。
4.根據(jù)權(quán)利要求I所述的一種高電源抑制比的基準(zhǔn)電壓源，其特征在于所述運(yùn)放電路(3)，包括 NMOS 管 M9、M10A、M10B 和 PMOS 管 M11A、M11B，其中，NMOS 管 MlOA 的源極、NMOS管MllB的源極和NMOS管M9的漏極相連，NMOS管MlOA的柵極作為所述運(yùn)放電路(3)的第一輸入端，NMOS管MlOB的柵極作為所述運(yùn)放電路(3)的第二輸入端，NMOS管M9的柵極作為所述運(yùn)放電路(3)的第三輸入端，NMOS管M9的源極接地，PMOS管MllA的柵極和漏極、PMOS管MllB的柵極與NMOS管MlOA的漏極相連，PMOS管MllB的漏極與NMOS管MlOB的漏極相連作為所述運(yùn)放電路(3)的輸出端，PMOS管MllA和MllB的源極接直流電輸入端。
5.根據(jù)權(quán)利要求I所述的一種高電源抑制比的基準(zhǔn)電壓源，其特征在于所述基準(zhǔn)電壓產(chǎn)生電路(4)，包括PMOS管M14A、M14B和電阻R3，其中PMOS管M14A的柵極作為所述基準(zhǔn)電壓產(chǎn)生電路(4)的第一輸入端，PMOS管M14B的柵極作為所述基準(zhǔn)電壓產(chǎn)生電路(4)的第二輸入端，PMOS管M14A的漏極與PMOS管M14B的源極相連，PMOS管M14A的源極接直流電輸入端，PMOS管M14B的漏極與電阻R3的正端相連作為所述基準(zhǔn)電壓產(chǎn)生電路(4)的輸出端，電阻R3的負(fù)端接地。
6.根據(jù)權(quán)利要求I所述的一種高電源抑制比的基準(zhǔn)電壓源，其特征在于所述調(diào)節(jié)電路(5)，包括 NMOS 管 M15、M19A、M19B、M22 和 PMOS 管 M16、M17、M18A、M18B、M20、M21，其中，PMOS管M16的柵極與NMOS管M15的柵極相連作為所述調(diào)節(jié)電路(5)的第二輸入端，PMOS管M16的漏極、PMOS管M17的源極與PMOS管M18B的柵極相連，PMOS管M17的柵極和漏極與NMOS管M15的漏極相連，PMOS管M18A的柵極作為所述調(diào)節(jié)電路(5)的第一輸入端，PMOS管M18A的漏極與PMOS管M18B的源極相連，PMOS管M18B的漏極、PMOS管M20的漏極、PMOS管M21的柵極、NMOS管M22的柵極與NMOS管M19A的柵極和漏極相連，NMOS管M19A的源極與NMOS管M19B的漏極相連，PMOS管M20的柵極與NMOS管M19B的柵極接直流電輸入端，PMOS管M21的漏極與NMOS管M22的漏極相連作為所述調(diào)節(jié)電路(5)的輸出端，PMOS管M16、P18A、M20和M21的源極接直流電輸入端，NMOS管M15、M19B和M22的源極接地。
全文摘要
本發(fā)明公開了一種高電源抑制比的基準(zhǔn)電壓源，包括偏置電路、零溫度系數(shù)電壓產(chǎn)生電路、運(yùn)放電路、基準(zhǔn)電壓產(chǎn)生電路和調(diào)節(jié)電路；偏置電路的第一輸出端連接零溫度系數(shù)電壓產(chǎn)生電路的第一輸入端、運(yùn)放電路的輸出端、基準(zhǔn)電壓產(chǎn)生電路的第一輸入端和調(diào)節(jié)電路的第一輸入端；偏置電路的第二輸出端連接零溫度系數(shù)電壓產(chǎn)生電路的第二輸入端和基準(zhǔn)電壓產(chǎn)生電路的第二輸入端；偏置電路的第三輸出端連接運(yùn)放電路的第三輸入端，零溫度系數(shù)電壓產(chǎn)生電路的第一輸出端連接運(yùn)放電路的第一輸入端，零溫度系數(shù)電壓產(chǎn)生電路的第二輸出端連接運(yùn)放電路的第二輸入端，基準(zhǔn)電壓產(chǎn)生電路的輸出端連接調(diào)節(jié)電路的第二輸入端，調(diào)節(jié)電路的輸出端連接偏置電路的第一輸出端。
文檔編號(hào)G05F1/567GK102929324SQ20121043280
公開日2013年2月13日 申請(qǐng)日期2012年11月3日 優(yōu)先權(quán)日2012年11月3日
發(fā)明者郝振剛, 李啟龍, 邱德華, 單來(lái)成, 尚緒樹, 桑濤, 宋金鳳, 顏雨, 李新實(shí) 申請(qǐng)人:山東力創(chuàng)科技有限公司