一種單片電平生成集成電路的制作方法
【專(zhuān)利摘要】本發(fā)明公開(kāi)了一種單片電平生成集成電路。該電路包括差動(dòng)放大電路和輸出級(jí)；所述差動(dòng)放大電路包括P型第一MOS管、第二MOS管，N型第四MOS管、第五MOS管、第六MOS管；所述輸出級(jí)包括P型第三MOS管，N型第七M(jìn)OS管、第八MOS管、第九MOS管。該專(zhuān)用的單片電平生成集成電路能夠生成精度較高也較穩(wěn)定的電平。
【專(zhuān)利說(shuō)明】一種單片電平生成集成電路
【技術(shù)領(lǐng)域】
[0001 ] 本發(fā)明涉及一種單片電平生成集成電路。
【背景技術(shù)】
[0002]在數(shù)字電路中，出發(fā)電路動(dòng)作的一般是高低電平或脈沖電壓。在某些精度要求較高的電路中，電平的穩(wěn)定性對(duì)電路性能要求影響較大?，F(xiàn)有技術(shù)生成的電平一般穩(wěn)定性較差，滿(mǎn)足不了精度和穩(wěn)定度的要求。

【發(fā)明內(nèi)容】

[0003]本發(fā)明的發(fā)明目的在于:針對(duì)上述存在的問(wèn)題，提供一種單片電平生成集成電路。
[0004]本發(fā)明采用的技術(shù)方案是這樣的:一種單片電平生成集成電路，包括差動(dòng)放大電路和輸出級(jí)。所述差動(dòng)放大電路包括P型第一 M0S管、第二 M0S管，N型第四M0S管、第五M0S管、第六M0S管；所述輸出級(jí)包括P型第三M0S管，N型第七M(jìn)0S管、第八M0S管、第九M0S 管。
[0005]所述差動(dòng)放大器的第一 M0S管的漏極、源極和柵極分別連接到第四M0S管的漏極、遞升電壓VPP以及第二 M0S管的柵極和第一 M0S管的漏極；第二 M0S管的漏極、源極和柵極分別連接到第五M0S管的漏極、遞升電壓VPP和第一 M0S管的柵極；第四M0S管的漏極、源極和柵極分別連接到第一 M0S管的漏極、第六M0S管的漏極以及第八M0S管的源極和第九M0S管的漏極；第五M0S管的漏極、源極和柵極分別連接到第二 M0S管的漏極、第六M0S管的漏極和偏移電壓；第六M0S管的漏極、源極和柵極分別連接到第四M0S管和第五M0S管(M5)的源極、內(nèi)電源電壓以及偏壓。
[0006]所述輸出級(jí)的第三M0S管的漏極、源極和柵極分別連接到第七M(jìn)0S管的漏極、外電源電壓VDD和第二 M0S管的漏極；第七M(jìn)0S管的漏極、源極和柵極分別連接到第三M0S管的漏極、第八M0S管的漏極和第七M(jìn)0S管的漏極；第八M0S管的漏極、源極和柵極分別連接到第七M(jìn)0S管的源極、第九M0S管的漏極和第八M0S管的漏極；第九M0S管的漏極、源極和柵極分別連接到第八M0S管的源極、內(nèi)電源電壓和偏壓；電平輸出連接第三M0S管的漏極、第七M(jìn)0S管的漏極和柵極。
[0007]作為優(yōu)選，在上述的單片電平生成集成電路中還包括一電平輸出電容，該負(fù)載電容橋接與電平輸出和地之間。具體的，該電平輸出電容可以為一 N型第十M0S管,該第十M0S管的源極和漏極并聯(lián)接地，柵極連接電平輸出。
[0008]上述的單片電平生成集成電路中，第一 M0S管Ml與第二 MOS管M2的參數(shù)相同，第四M0S管M4與第五M0S管M5的參數(shù)相同，第七M(jìn)0S管M7與第八M0S管M8的參數(shù)相同。
[0009]綜上所述，由于采用了上述技術(shù)方案，本發(fā)明的有益效果是:該專(zhuān)用的單片電平生成集成電路能夠生成精度較高也較穩(wěn)定的電平。
【專(zhuān)利附圖】

【附圖說(shuō)明】[0010]圖1是本發(fā)明單片電平生成集成電路的電路原理圖。
【具體實(shí)施方式】
[0011 ] 下面結(jié)合附圖，對(duì)本發(fā)明作詳細(xì)的說(shuō)明。
[0012]為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，以下結(jié)合附圖及實(shí)施例，對(duì)本發(fā)明進(jìn)行進(jìn)一步詳細(xì)說(shuō)明。應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。
[0013]如圖1所示，是本發(fā)明一種單片電平生成集成電路的電路原理圖。本發(fā)明的電路包括差動(dòng)放大電路和輸出級(jí)。所述差動(dòng)放大電路包括P型第一 M0S管Ml、第二 M0S管M2，N型第四M0S管M4、第五M0S管M5、第六M0S管M6 ;所述輸出級(jí)包括P型第三M0S管M3，N型第七M(jìn)0S管M7、第八M0S管M8、第九M0S管M9。
[0014]差動(dòng)放大器的第一 M0S管Ml的漏極、源極和柵極分別連接到第四M0S管M4的漏極、遞升電壓VPP以及第二 M0S管M2的柵極和第一 M0S管Ml的漏極；第二 M0S管M2的漏極、源極和柵極分別連接到第五M0S管M5的漏極、遞升電壓VPP和第一 M0S管Ml的柵極；第四M0S管M4的漏極、源極和柵極分別連接到第一 M0S管Ml的漏極、第六M0S管M6的漏極以及第八M0S管M8的源極和第九M0S管M9的漏極；第五M0S管M5的漏極、源極和柵極分別連接到第二 M0S管Ml的漏極、第六M0S管M6的漏極和偏移電壓Voffset ;第六M0S管M6的漏極、源極和柵極分別連接到第四M0S管M4和第五M0S管M5的源極、內(nèi)電源電壓VBB以及偏壓Bias。
[0015]所述輸出級(jí)的第三M0S管M3的漏極、源極和柵極分別連接到第七M(jìn)0S管M7的漏極、外電源電壓VDD和第二 M0S管M2的漏極；第七M(jìn)0S管M7的漏極、源極和柵極分別連接至IJ第三M0S管M3的漏極、第八M0S管M8的漏極和第七M(jìn)0S管M7的漏極；第八M0S管M8的漏極、源極和柵極分別連接到第七M(jìn)0S管M7的源極、第九M0S管M9的漏極和第八M0S管M8的漏極；第九M0S管M9的漏極、源極和柵極分別連接到第八M0S管M8的源極、內(nèi)電源電壓VBB和偏壓Bias ；電平輸出VHL連接第三M0S管M3的漏極、第七M(jìn)0S管M7的漏極和柵極。
[0016]其中，所述電路還包括一電平輸出電容，該負(fù)載電容橋接與電平輸出VHL和地GND之間。所述電平輸出電容為一 N型第十M0S管M10，該第十M0S管M10的源極和漏極并聯(lián)接地GND，柵極連接電平輸出VHL。
[0017]在上述的電路中，所述第一 M0S管Ml與第二 MOS管M2的參數(shù)相同，第四M0S管M4與第五M0S管M5的參數(shù)相同，第七M(jìn)0S管M7與第八M0S管M8的參數(shù)相同。
[0018]以上所述僅為本發(fā)明的較佳實(shí)施例而已，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)所作的任何修改、等同替換和改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
【權(quán)利要求】
1.一種單片電平生成集成電路，包括差動(dòng)放大電路和輸出級(jí)，其特征在于:所述差動(dòng)放大電路包括P型第一 MOS管(Ml)、第二 MOS管(M2)，N型第四MOS管(M4)、第五MOS管(M5)、第六MOS管(M6);所述輸出級(jí)包括P型第三MOS管(M3)，N型第七M(jìn)OS管(M7)、第八MOS 管(M8)、第九 MOS 管(M9)；差動(dòng)放大器的第一 MOS管(Ml)的漏極、源極和柵極分別連接到第四MOS管(M4)的漏極、遞升電壓(VPP)以及第二 MOS管(M2)的柵極和第一 MOS管(Ml)的漏極；第二 MOS管(M2)的漏極、源極和柵極分別連接到第五MOS管(M5)的漏極、遞升電壓(VPP)和第一 MOS管(Ml)的柵極；第四MOS管(M4)的漏極、源極和柵極分別連接到第一 MOS管(Ml)的漏極、第六MOS管(M6)的漏極以及第八MOS管(M8)的源極和第九MOS管(M9)的漏極；第五MOS管(M5)的漏極、源極和柵極分別連接到第二 MOS管(M2)的漏極、第六MOS管(M6)的漏極和偏移電壓(Vof f set);第六MOS管(M6 )的漏極、源極和柵極分別連接到第四M0S管(M4 )和第五M0S管(M5)的源極、內(nèi)電源電壓(VBB)以及偏壓(Bias)；所述輸出級(jí)的第三MOS管(M3)的漏極、源極和柵極分別連接到第七M(jìn)0S管(M7)的漏極、外電源電壓(VDD)和第二 M0S管(M2)的漏極；第七M(jìn)0S管(M7)的漏極、源極和柵極分別連接到第三M0S管(M3)的漏極、第八M0S管(M8)的漏極和第七M(jìn)0S管(M7)的漏極；第八M0S管(M8)的漏極、源極和柵極分別連接到第七M(jìn)0S管(M7)的源極、第九M0S管(M9)的漏極和第八M0S管(M8)的漏極；第九M0S管(M9)的漏極、源極和柵極分別連接到第八M0S管(M8)的源極、內(nèi)電源電壓(VBB)和偏壓(Bias);電平輸出(VHL)連接第三MOS管(M3)的漏極、第七M(jìn)0S管(M7)的漏極和柵極。
2.根據(jù)權(quán)利要求1所述的單片電平生成集成電路，其特征在于，還包括一電平輸出電容，該負(fù)載電容橋接于電平輸出(VHL)和地(GND)之間。
3.根據(jù)權(quán)利要求2所述的單片電平生成集成電路，其特征在于，所述電平輸出電容為一N型第十M0S管(M10)，該第十M0S管(M10)的源極和漏極并聯(lián)接地(GND)，柵極連接電平輸出(VHL)。
4.根據(jù)權(quán)利要求1所述的單片電平生成集成電路，其特征在于，第一M0S管(Ml)與第二M0S管(M2)的參數(shù)相同，第四M0S管(M4)與第五M0S管(M5)的參數(shù)相同，第七M(jìn)0S管(M7)與第八M0S管(M8)的參數(shù)相同。
【文檔編號(hào)】G05F1/56GK103677036SQ201210340972
【公開(kāi)日】2014年3月26日 申請(qǐng)日期:2012年9月16日 優(yōu)先權(quán)日:2012年9月16日
【發(fā)明者】桑園, 王曉娟, 王紀(jì)云 申請(qǐng)人:鄭州單點(diǎn)科技軟件有限公司