專利名稱：帶隙基準電壓源電路和帶隙基準電壓源的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于集成電路技術(shù)領(lǐng)域，尤其涉及帶隙基準電壓源電路和帶隙基準電壓源。
背景技術(shù)：
在模擬集成電路或混合信號設(shè)計領(lǐng)域，基準電壓源是一很重要的模塊，為系統(tǒng)提供電壓基準和電流基準。隨著電路集成度的提高，基準電壓源也越來越多的集成到芯片內(nèi)部，以降低系統(tǒng)成本。傳統(tǒng)的基準電壓源通常依靠帶隙基準電壓電路產(chǎn)生，如圖I所示，帶隙基準電壓電路包含誤差放大器、PMOS鏡像電流源、PNP管及電阻，而基準電壓通常由包含PMOS管PM3鏡像電流源、電阻R2及PNP管Q3的單獨一支路(在圖I中以虛線標出)生成。具有上述結(jié)構(gòu)的帶隙基準電壓電路因為包含誤差放大器及相應(yīng)的偏置電路，存在面積較大的問題，并且，誤差放大器自身的失調(diào)電壓及噪聲也會加到基準電壓輸出端(Vref)。而又由于基準電壓由一支路單獨生成，因此，圖I中PM3、PM1和PM2鏡像電流源間的鏡像失配也會加大基準電壓的失調(diào)電壓。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的目的在于提供帶隙基準電壓源電路和帶隙基準電壓源，以解決上述一系列問題。本發(fā)明解決技術(shù)問題的具體方案為一種帶隙基準電壓源電路，包括第一至第六PMOS管，第一至第四電阻，以及第一至第三NPN型三極管；其中第一至第三PMOS管的源極接入電源電壓；第一至第三PMOS管的襯底接入電源電壓；第一至第三PMOS管的柵極與第六PMOS管的漏極及第三電阻的上端相連；第四至第六PMOS管的襯底都接入電源電壓或都與自身源極相連；第四PMOS管的源極連接第一 PMOS管的漏極，第五PMOS管的源極連接第二 PMOS管的漏極，第六PMOS管的源極連接第三PMOS管的漏極；第四至第六PMOS管的柵極連接到第三電阻的下端及第三NPN型三極管的集電極；第一電阻的上端連接第四PMOS管的漏極，第二電阻的上端連接第五PMOS管的漏極；第一 NPN型三極管的基極和第二 NPN型三極管的基極連接于第一 NPN型三極管的集電極及第一電阻的下端；第三NPN型三極管的基極和第二 NPN型三極管的集電極一同連接于第二電阻的下端;
第一 NPN型三極管的發(fā)射極連接于第四電阻的上端；
第二 NPN型三極管的發(fā)射極，第三NPN型三極管的發(fā)射極，以及第四電阻的下端分別接地；第二電阻的上端作為基準電壓輸出端。一種帶隙基準電壓源電路，包括第一至第三PMOS管，第一電阻，第二電阻，第四電阻，以及第一至第三NPN型三極管；其中第一至第三PMOS管的源極及襯底接入電源電壓；第一至第三PMOS管的柵極，與第三PMOS管的漏極及第三NPN型三極管的集電極相連；第一電阻的上端連接第一 PMOS管的漏極，第二電阻的上端連接第二 PMOS管的漏極；第一 NPN型三極管和第二 NPN型三極管的基極，連接于第一 NPN型三極管的集電極及第一電阻的下端；第三NPN型三極管的基極及第二 NPN型三極管的集電極，一同連接于第二電阻的下端；第一 NPN型三極管的發(fā)射極連接于第四電阻的上端；第二 NPN型三極管的發(fā)射極，第三NPN型三極管的發(fā)射極，以及電阻R4的下端分別接地；第二電阻的上端作為基準電壓輸出端。一種帶隙基準電壓源電路，包括第一電阻，第二電阻，第四電阻，第一至第三NPN型三極管，第一至第三PNP三極管，其中第一至第三PNP型三極管的發(fā)射極接入電源電壓；第一至第三PNP型三極管的基極與，第三PNP型三極管的集電極以及第三NPN型三極管的集電極相連；第一電阻的上端連接第一 PNP型三極管的集電極，第二電阻的上端連接連接第二PNP型三極管的集電極；第一 NPN型三極管和第二 NPN型三極管的基極，連接于第一 NPN型三極管的集電極以及第一電阻的下端；第三NPN型三極管的基極和第二 NPN型三極管的集電極，一同連接于第二電阻的下端；第一 NPN型三極管的發(fā)射極連接于第四電阻的上端；第二 NPN型三極管的發(fā)射極、第三NPN型三極管的發(fā)射極，以及第四電阻的下端分別接地；第二電阻的上端作為基準電壓Vref輸出端。一種帶隙基準電壓源，包括上述的帶隙基準電壓源電路。由上可見，第一至和第二 PMOS管所在兩個支路本身具有誤差放大器的功能，因此，本發(fā)明實施例提供的帶隙基準電壓源電路中，沒有用到誤差放大器，因此省去了誤差放大器自身的失調(diào)電壓電壓及噪聲對基準電壓輸出端的影響，并且節(jié)省了功耗和面積；
同時，基準電壓輸出支路并未如現(xiàn)有電路一樣，由一個支路單獨產(chǎn)生，也在一定程度上避免了電流鏡像失配引起的失調(diào)電壓的影響，并且，也節(jié)省了面積和功耗。


為了更清楚地說明本發(fā)明實施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖是本發(fā)明的一些實施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。圖I是現(xiàn)有帶隙基準電壓源電路結(jié)構(gòu)示意圖；圖2是本發(fā)明實施例提供的帶隙基準電壓源電路的結(jié)構(gòu)示意圖；圖3是本發(fā)明實施例提供的帶隙基準電壓源電路的另一結(jié)構(gòu)示意圖；圖4是本發(fā)明實施例提供的基準電壓Vref隨溫度變化的Tcm曲線圖；圖5是本發(fā)明實施例提供的帶隙基準電壓源電路又一結(jié)構(gòu)示意圖；圖6是本發(fā)明實施例提供的帶隙基準電壓源電路又一結(jié)構(gòu)示意圖。
具體實施例方式為使本發(fā)明實施例的目的、技術(shù)方案和優(yōu)點更加清楚，下面將結(jié)合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術(shù)方案進行清楚、完整地描述，顯然，所描述的實施例是本發(fā)明一部分實施例，而不是全部的實施例?；诒景l(fā)明中的實施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。為了引用和清楚起見，下文中使用的技術(shù)名詞的說明、簡寫或縮寫總結(jié)如下PMOS, positive channel Metal Oxide Semiconductor, PMOS 管指 n 型襯底、p 溝道，靠空穴的流動運送電流的MOS管。本發(fā)明實施例采用一種新型結(jié)構(gòu)，利用處于放大區(qū)的NPN管間基極-發(fā)射極電壓差的正溫度系數(shù)、基極-發(fā)射極電壓的負溫度系數(shù)，設(shè)計出一種低功耗、低面積、低失調(diào)電壓、低噪聲、結(jié)構(gòu)簡潔的帶隙基準電壓源電路和帶隙基準電壓源。圖2示出了上述是該發(fā)明涉及的帶隙基準電壓源電路結(jié)構(gòu)，其包括第一至第六PMOS管(依次以PM1-PM6表示)，第一至第四電阻(依次以R1-R4表示)，以及第一至第三NPN型三極管(依次以Ql、Q2和Q3表示)。其中PM1、PM2、PM3的源極(s)及襯底接入電源電壓VDDA，三者的柵極(g)與PM6的漏極⑷及R3的上端相連；PM4、PM5、PM6的襯底分別接入VDDA，三者的源極(s)分別連接PM1、PM2、PM3的漏極(d)，而三者的柵極(g)連接到電阻R3的下端以及Q3的集電極；Rl、R2的上端分別連接PM4、PM5的漏極(d)；Q1、Q2的基極(b)連接于Ql的集電極(C)及電阻Rl的下端；Q3的基極(b)及Q2的集電極(C) 一同連接于R2的下端；Ql的發(fā)射極連接于R4的上端；Q2、Q3的發(fā)射極(e)及R4的下端分別與地相連；R2的上端作為基準電壓Vref輸出端。
為了使系統(tǒng)在更低電源電壓正常工作，參見圖3，可將PM4、PM5、PM6的襯底和分別與各自的源極(s)相連，以減小襯底效應(yīng)對其器件閾值的影響。該電路的工作原理和圖2相同。
在本發(fā)明其他實施例中，可通過設(shè)計使PM1、PM2、PM3器件參數(shù)相同，PM4、PM5、PM6器件參數(shù)相同，并令Q3、Q1、Q2發(fā)射極面積之比為I : η : I。為了減小ΡΜ4、ΡΜ5溝道長度調(diào)制效應(yīng)的影響，可令Rl、R2的電阻值相等。圖2或3所示的帶隙基準電壓源電路的工作原理如下當帶隙基準電壓源電路正常工作時，所有MOS管、NPN管處于飽和區(qū)及放大區(qū)，ΡΜ1、ΡΜ2、ΡΜ3及ΡΜ4、ΡΜ5、ΡΜ6組成共源共柵鏡像電流源，由于電流鏡像的作用，ΡΜ1、ΡΜ2、ΡΜ3各自所在的三支路電流相等，Idl = Id2 =Id3 = Id。Q1、Q2、Q3的電流放大倍數(shù)β ( = Ic/Ib)較大，因此流過Q1、Q2的集電極電流近似相等，Icl ^ Ic2 ^ Ic3 = Id.。因此，Q2、Ql的基極-發(fā)射極電壓差為dVbe = Vve2-Vbel= (KT/q) *ln (Ic2/Is2) - (KT/q) *ln (Ic 1/Is I)= (KT/q)*ln(Isl/Is2)(公式 I)其中，Is表示(與工藝相關(guān)的)晶體管反向飽和電流，Vbe表示基極-發(fā)射極電壓，q表示電子電荷量，K表示波爾茲曼常數(shù)，T為絕對溫度，Ic表示集電極電流。由于Q1、Q2的發(fā)射極面積比為η : 1，所以Isl/Is2 = η/1，故公式I可化為dVbe = Vve2_Vbel = (KT/q)*ln(n)(公式 2)上述dVbe即為電阻R4的電壓差，因此流過電阻R4的電流IR4滿足下述公式IR4 = IQl = IQ2 = Id = (KT/q) *ln (n)/R4(公式 3)而R2兩端的電壓差VR2滿足下述公式VR2 = Id*R2 = (KT/q) *ln (n) *R2/R4(公式 4)而基準電壓輸出Vref滿足下述公式Vref = Vbe3+VR2= Vbe3+ (KT/q) *ln (n) *R2/R4(公式 5)對公式5的溫度T求導(dǎo)數(shù)，為
權(quán)利要求
1.一種帶隙基準電壓源電路，其特征在于，包括第一至第六PMOS管，第一至第四電阻，以及第一至第三NPN型三極管；其中 第一至第三PMOS管的源極接入電源電壓； 第一至第三PMOS管的襯底接入電源電壓； 第一至第三PMOS管的柵極與第六PMOS管的漏極及第三電阻的上端相連； 第四至第六PMOS管的襯底都接入電源電壓或都與自身源極相連； 第四PMOS管的源極連接第一 PMOS管的漏極，第五PMOS管的源極連接第二 PMOS管的漏極，第六PMOS管的源極連接第三PMOS管的漏極； 第四至第六PMOS管的柵極連接到第三電阻的下端及第三NPN型三極管的集電極；第一電阻的上端連接第四PMOS管的漏極，第二電阻的上端連接第五PMOS管的漏極；第一 NPN型三極管的基極和第二 NPN型三極管的基極連接于第一 NPN型三極管的集電極及第一電阻的下端； 第三NPN型三極管的基極和第二 NPN型三極管的集電極一同連接于第二電阻的下端； 第一 NPN型三極管的發(fā)射極連接于第四電阻的上端； 第二 NPN型三極管的發(fā)射極，第三NPN型三極管的發(fā)射極，以及第四電阻的下端分別接地； 第二電阻的上端作為基準電壓輸出端。
2.根據(jù)權(quán)利要求I所述的電路，其特征在于 所述第一至第三PMOS管的器件參數(shù)相同； 所述第四至第六PMOS管的器件參數(shù)相同； 第三NPN型三極管、第一 NPN型三極管、第二 NPN型三極管的發(fā)射極面積比為I : η : I,所述η為正數(shù)。
9Vbe3 q R4
3.根據(jù)權(quán)利要求2所述的電路，其特征在于，并且所述—瓦X石其中， Π—，3(.) 表示求導(dǎo)數(shù)，Vbe3表示第三NPN型三極管的基極-發(fā)射極結(jié)電壓，T表示絕對溫度，qσ(·)表示電子電荷量，K表示波爾茲曼常數(shù)，R2表示第二電阻的電阻值，R4表示第四電阻的電阻值。
4.根據(jù)權(quán)利要求I至3任一項所述的電路，其特征在于，所述第一電阻與第二電阻的電阻值相等。
5.一種帶隙基準電壓源電路，其特征在于，包括第一至第三PMOS管，第一電阻，第二電阻，第四電阻，以及第一至第三NPN型三極管； 其中 第一至第三PMOS管的源極及襯底接入電源電壓； 第一至第三PMOS管的柵極，與第三PMOS管的漏極及第三NPN型三極管的集電極相連；第一電阻的上端連接第一 PMOS管的漏極，第二電阻的上端連接第二 PMOS管的漏極；第一 NPN型三極管和第二 NPN型三極管的基極，連接于第一 NPN型三極管的集電極及第一電阻的下端；第三NPN型三極管的基極及第二 NPN型三極管的集電極，一同連接于第二電阻的下端; 第一 NPN型三極管的發(fā)射極連接于第四電阻的上端； 第二 NPN型三極管的發(fā)射極，第三NPN型三極管的發(fā)射極，以及電阻R4的下端分別接地； 第二電阻的上端作為基準電壓輸出端。
6.根據(jù)權(quán)利要求5所述的電路，其特征在于 所述第一至第三PMOS管的器件參數(shù)相同； 第三NPN型三極管、第一 NPN型三極管、第二 NPN型三極管的發(fā)射極面積比為1 : η : 1,所述η為整數(shù)。9Vbe3 q R43(·)
7.根據(jù)權(quán)利要求6所述的電路，其特征在于，所述其中，表n= Q， σ(·)示求導(dǎo)數(shù)，Vbe3表示第三NPN型三極管的基極-發(fā)射極結(jié)電壓，T表示絕對溫度，q表示電子電荷量，K表示波爾茲曼常數(shù)，R2表示第二電阻的電阻值，R4表示第四電阻的電阻值。
8.根據(jù)權(quán)利要求5至7任一項所述的電路，其特征在于，所述第一電阻與第二電阻的電阻值相等。
9.一種帶隙基準電壓源電路，其特征在于，包括第一電阻，第二電阻，第四電阻，第一至第三NPN型三極管，第一至第三PNP三極管，其中 第一至第三PNP型三極管的發(fā)射極接入電源電壓； 第一至第三PNP型三極管的基極與，第三PNP型三極管的集電極以及第三NPN型三極管的集電極相連； 第一電阻的上端連接第一 PNP型三極管的集電極，第二電阻的上端連接連接第二 PNP型三極管的集電極； 第一 NPN型三極管和第二 NPN型三極管的基極，連接于第一 NPN型三極管的集電極以及第一電阻的下端； 第三NPN型三極管的基極和第二 NPN型三極管的集電極，一同連接于第二電阻的下端; 第一 NPN型三極管的發(fā)射極連接于第四電阻的上端； 第二NPN型三極管的發(fā)射極、第三NPN型三極管的發(fā)射極，以及第四電阻的下端分別接地； 第二電阻的上端作為基準電壓Vref輸出端。
10.一種帶隙基準電壓源，其特征在于，包括如權(quán)利要求I至9任一項所述的帶隙基準電壓源電路。
全文摘要
本發(fā)明實施例的目的在于提供帶隙基準電壓源電路和帶隙基準電壓源，以解決現(xiàn)有帶隙基準電壓源電路，因為包含誤差放大器及相應(yīng)的偏置電路，存在面積較大的問題。同時，現(xiàn)有帶隙基準電壓源電路由于基準電壓由一支路單獨生成，因此，還存在其鏡像電流源間的鏡像失配也會加大基準電壓的失調(diào)電壓的問題。為解決上述問題，本發(fā)明實施例中所提供的帶隙基準電壓源電路中，沒有用到誤差放大器，因此省去了誤差放大器自身的失調(diào)電壓電壓及噪聲對基準電壓輸出端的影響，并且節(jié)省了功耗和面積；同時，本發(fā)明實施例中的基準電壓輸出支路并未如現(xiàn)有電路一樣，由一個支路單獨產(chǎn)生，也在一定程度上避免了電流鏡像失配引起的失調(diào)電壓的影響。
文檔編號G05F3/26GK102622038SQ201210088869
公開日2012年8月1日 申請日期2012年3月29日 優(yōu)先權(quán)日2012年3月29日
發(fā)明者王帥旗, 賈曉偉, 鄧龍利 申請人:北京經(jīng)緯恒潤科技有限公司