專利名稱：提高片外驅(qū)動(dòng)器的電流和轉(zhuǎn)換速率比率的方法
技術(shù)領(lǐng)域：
本發(fā)明通常涉及集成電路裝置，特別涉及在集成電路裝置中使用的片外驅(qū)動(dòng)器電路。
背景技術(shù)：
片外驅(qū)動(dòng)器電路(OCD)用于將各種不同類型的信號(hào)、如數(shù)據(jù)和時(shí)鐘信號(hào)驅(qū)動(dòng)到集成電路裝置(IC)外部，通常驅(qū)動(dòng)到總線上。為了確保系統(tǒng)信號(hào)完整性，必須將OCD設(shè)計(jì)成既滿足DC規(guī)格又滿足AC規(guī)格。DC規(guī)格定義諸如驅(qū)動(dòng)強(qiáng)度的靜態(tài)特性，AC規(guī)格定義諸如OCD的轉(zhuǎn)換速率和傳播延遲的動(dòng)態(tài)特性。為了確保OCD的低-高(L-H)和高-低(H-L)轉(zhuǎn)變(傳播延遲、上升和下降時(shí)間)彼此不相差太多，規(guī)定可接受的上拉/下拉電流比率以及上拉/下拉轉(zhuǎn)換速率比率、范圍。
如圖1所示，傳統(tǒng)的OCD電路100通常采用兩級(jí)控制(預(yù)驅(qū)動(dòng)器)級(jí)110和簡(jiǎn)單反相器(終端驅(qū)動(dòng)器)級(jí)120?？刂萍?jí)110通常接收輸入信號(hào)(IN)并輸出使能(OE)信號(hào)，這些信號(hào)被提供給與非門112、或非門114和反相器116，按順序產(chǎn)生一對(duì)電壓控制信號(hào)CP和CN。當(dāng)沒有聲明OE信號(hào)時(shí)，控制級(jí)110的輸出CP和CN為高阻抗?fàn)顟B(tài)。當(dāng)聲明OE時(shí)，將通常是輸入信號(hào)IN的反相的輸出CP和CN提供給終端驅(qū)動(dòng)器級(jí)120的輸入。
終端驅(qū)動(dòng)器級(jí)120接收信號(hào)CP和CN，相應(yīng)地產(chǎn)生對(duì)應(yīng)的輸出信號(hào)VOUT，該輸出信號(hào)通常是信號(hào)CP和CN的邏輯反相(即，輸入信號(hào)IN的未反相的形式)。如示出的，終端驅(qū)動(dòng)器級(jí)120包括具有電阻126和128的P型晶體管MP1 122和N型晶體管MN1 124，以便當(dāng)輸出被禁止(OE未被聲明)時(shí)設(shè)置需要的輸出阻抗。當(dāng)輸出被啟動(dòng)(OE被聲明)時(shí)，由于CP和CN轉(zhuǎn)變?yōu)楦?，則MN1導(dǎo)通而MP1截止。因此，當(dāng)電流IN1流過(guò)MN1時(shí)，輸出節(jié)點(diǎn)被拉低，由此導(dǎo)致輸出信號(hào)OUT為邏輯低。當(dāng)CP和CN轉(zhuǎn)變?yōu)榈蜁r(shí)，MN1截止而MP1導(dǎo)通。因此，當(dāng)電流IP1流過(guò)MP1時(shí)輸出節(jié)點(diǎn)被拉高，由此導(dǎo)致輸出信號(hào)OUT為邏輯低。
由此，終端驅(qū)動(dòng)器級(jí)120的主要目的是將輸入信號(hào)IN驅(qū)動(dòng)到總線(例如，具有表示電容性負(fù)載CLOAD的總線上)，優(yōu)選在上升沿和下降沿之間幾乎沒有什么差異(或“偏移”)。減少該偏移的一種方法是調(diào)整在終端驅(qū)動(dòng)器級(jí)120中使用的晶體管的尺寸以便與輸出節(jié)點(diǎn)放電或充電(當(dāng)電流IN1和IP1分別流過(guò)時(shí))的速率相匹配。然而，流過(guò)NMOS和PMOS晶體管的電流對(duì)于過(guò)程變化(例如，電源電壓或工作溫度的變化)高度敏感。
如圖2A所示，導(dǎo)致較強(qiáng)的NMOS電流驅(qū)動(dòng)(相對(duì)于PMOS電流驅(qū)動(dòng))的過(guò)程變化可能導(dǎo)致通過(guò)MN1拉低輸出節(jié)點(diǎn)比通過(guò)MP1拉高輸出節(jié)點(diǎn)快(例如，導(dǎo)致更快的放電速率)。相似地，如圖2B所示，導(dǎo)致較弱的NMOS電流驅(qū)動(dòng)的過(guò)程變化將導(dǎo)致通過(guò)MN1拉低輸出節(jié)點(diǎn)比通過(guò)MP1拉高輸出節(jié)點(diǎn)慢(例如，導(dǎo)致更快的充電速率)。任何一種情況導(dǎo)致上升時(shí)間(tRISE)和下降時(shí)間(tFALL)之間的偏移(tSKEW)，該偏移必須在輸出信號(hào)OUT的相應(yīng)指定的建立/保持時(shí)間中被記及。隨著裝置頻率的增加，使這種偏移減到最小是重要的。
減少這種偏移的一種方法是利用電路補(bǔ)償方案，例如，努力加速較慢的裝置同時(shí)減慢較快的裝置，以便在速度和驅(qū)動(dòng)強(qiáng)度方面彼此匹配。在圖3中示出了一種普通補(bǔ)償方案。補(bǔ)償裝置(MPC 302)連接到公知的電阻RA304。在RA處的電壓降(VA)反饋到運(yùn)算放大器306。放大器306將該電壓(VA)與參考電壓(VREF)比較。由此，根據(jù)該過(guò)程，產(chǎn)生放大器的輸出電壓(VBIAS)，使得VA與VREF匹配。然后可以使用VBIAS向普通芯片上的OCD中的各種P型晶體管加偏壓。如圖3B所示，也可以使用相似的補(bǔ)償電路320，利用N型補(bǔ)償裝置MNC 322和連接到運(yùn)算放大器326的公知的電阻RB 324補(bǔ)償N型晶體管。
不幸的是，在可以使用補(bǔ)償電壓VBIAS之前，必須在芯片上將電壓VBIAS分配到需要補(bǔ)償?shù)拿恳粋€(gè)OCD或其它電路上。為了減少與其它數(shù)字線耦合而產(chǎn)生的噪聲，應(yīng)當(dāng)精密地屏蔽運(yùn)送VBIAS的線。因此，VBIAS的分配可能消耗大量的可用布線空間。增加的電流可能導(dǎo)致功率消耗的顯著增加并且確定VREF和電阻(RA和RB)的合適的值可能需要實(shí)質(zhì)的測(cè)試。而且，過(guò)程變化將使準(zhǔn)確地控制RA和RB的值變得困難，因而使準(zhǔn)確地控制偏壓變得困難。
因此，需要與傳統(tǒng)OCD相比對(duì)過(guò)程變化不太敏感的改進(jìn)的片外驅(qū)動(dòng)器電路(OCD)。

發(fā)明內(nèi)容
本發(fā)明的實(shí)施例通常提供可用于減小片外驅(qū)動(dòng)器電路(OCD)對(duì)過(guò)程變化的敏感性的技術(shù)和裝置。
一個(gè)實(shí)施例提供一種用于減少在片外驅(qū)動(dòng)器電路的輸出節(jié)點(diǎn)的上升數(shù)據(jù)和下降數(shù)據(jù)之間的偏移的方法。該方法通常包括根據(jù)提供給驅(qū)動(dòng)器電路的輸入節(jié)點(diǎn)的輸入電壓信號(hào)產(chǎn)生一個(gè)或多個(gè)中間電壓信號(hào)；基于一個(gè)或多個(gè)中間電壓信號(hào)在輸出節(jié)點(diǎn)產(chǎn)生輸出電壓信號(hào)；以及提供一個(gè)或多個(gè)到輸出節(jié)點(diǎn)或來(lái)自輸出節(jié)點(diǎn)的補(bǔ)償電流路徑以便補(bǔ)償輸出節(jié)點(diǎn)充電的速率和輸出節(jié)點(diǎn)放電的速率之間的差異，其中每個(gè)補(bǔ)償電流路徑包括串聯(lián)耦合的補(bǔ)充過(guò)程型晶體管。
另一個(gè)實(shí)施例通常提供一種片外驅(qū)動(dòng)器電路。該片外驅(qū)動(dòng)器電路通常包括第一級(jí)，用于根據(jù)提供給第一級(jí)的輸入節(jié)點(diǎn)的輸入電壓信號(hào)產(chǎn)生一個(gè)或多個(gè)中間電壓信號(hào)；以及第二級(jí)，用于接收一個(gè)或多個(gè)中間電壓信號(hào)，相應(yīng)地，基于該中間電壓信號(hào)通過(guò)選擇性地開關(guān)上拉和下拉晶體管在該第二級(jí)的輸出節(jié)點(diǎn)產(chǎn)生輸出電壓。該片外驅(qū)動(dòng)器電路還包括在輸出節(jié)點(diǎn)和電源或地線之間的至少一個(gè)補(bǔ)償電流路徑，以便補(bǔ)償輸出節(jié)點(diǎn)充電的速率和輸出節(jié)點(diǎn)放電的速率中至少一個(gè)的變化，該至少一個(gè)補(bǔ)償電流路徑包括串聯(lián)耦合的補(bǔ)充過(guò)程型晶體管。
另一個(gè)實(shí)施例通常提供另一種片外驅(qū)動(dòng)器電路。該片外驅(qū)動(dòng)器電路通常包括第一級(jí)，配置為根據(jù)提供給第一級(jí)的輸入節(jié)點(diǎn)的輸入電壓信號(hào)產(chǎn)生第一和第二中間電壓信號(hào)；以及第二級(jí)，配置為基于第一和第二中間電壓信號(hào)通過(guò)開關(guān)上拉和下拉晶體管在輸出節(jié)點(diǎn)產(chǎn)生輸出電壓。該片外驅(qū)動(dòng)器電路還包括與上拉晶體管并聯(lián)的補(bǔ)償上拉電流路徑以及與下拉晶體管并聯(lián)的補(bǔ)償下拉電流路徑，該補(bǔ)償上拉電流路徑包括串聯(lián)連接在電源電壓線和輸出節(jié)點(diǎn)之間的第一PMOS晶體管和第一NMOS晶體管，該補(bǔ)償下拉電流路徑包括串聯(lián)連接在輸出節(jié)點(diǎn)和地電位線之間的第二PMOS晶體管和第二NMOS晶體管。
另一個(gè)實(shí)施例通常提供集成電路(IC)裝置。該IC裝置通常包括至少一個(gè)輸出節(jié)點(diǎn)，用于將信號(hào)驅(qū)動(dòng)到外部信號(hào)線；以及至少一個(gè)片外驅(qū)動(dòng)器電路。該至少一個(gè)片外驅(qū)動(dòng)器電路通常包括第一級(jí)，用于根據(jù)提供給第一級(jí)的輸入節(jié)點(diǎn)的輸入電壓信號(hào)產(chǎn)生一個(gè)或多個(gè)中間電壓信號(hào)；以及第二級(jí)，用于接收該一個(gè)或多個(gè)中間電壓信號(hào)，相應(yīng)地，基于該中間電壓信號(hào)通過(guò)選擇性地開關(guān)上拉和下拉晶體管在該第二級(jí)的輸出節(jié)點(diǎn)產(chǎn)生輸出電壓。該IC裝置還包括在輸出節(jié)點(diǎn)和電源或地線之間的至少一個(gè)補(bǔ)償電流路徑，以便補(bǔ)償輸出節(jié)點(diǎn)充電的速率和輸出節(jié)點(diǎn)放電的速率中至少一個(gè)的變化，該至少一個(gè)補(bǔ)償電流路徑包括串聯(lián)耦合的補(bǔ)充過(guò)程型晶體管。


為了能夠詳細(xì)理解本發(fā)明的上述特征，通過(guò)參考實(shí)施例對(duì)上面簡(jiǎn)述的本發(fā)明進(jìn)行更詳細(xì)的描述，一些實(shí)施例在附圖中示出。然而，需要注意的是，附圖僅表示本發(fā)明的典型實(shí)施例，因此不能理解為是對(duì)范圍的限制，對(duì)于本發(fā)明可以允許其它相等效果的實(shí)施例。
圖1是傳統(tǒng)的片外驅(qū)動(dòng)器電路(OCD)的示意圖。
圖2A和2B是對(duì)應(yīng)于圖1的OCD的示例性時(shí)序圖。
圖3A和3B是分別用于補(bǔ)償P型和N型裝置的傳統(tǒng)電路的示意圖。
圖4是使用根據(jù)本發(fā)明的一個(gè)實(shí)施例的補(bǔ)償電路的示例性O(shè)CD的示意圖。
圖5是根據(jù)本發(fā)明的一個(gè)實(shí)施例的補(bǔ)償電路的示意圖。
圖6是示出圖5的補(bǔ)償電路的效果的示例性下拉電流-電壓曲線。
圖7A和7B是示出圖5的補(bǔ)償電路的效果的時(shí)序圖。
具體實(shí)施例方式
本發(fā)明通常提供一種改進(jìn)的片外驅(qū)動(dòng)器電路(OCD)，其減少過(guò)程條件變化時(shí)輸出信號(hào)的上升沿和下降沿之間的偏移。如上所述，過(guò)程條件的變化將導(dǎo)致NMOS和PMOS晶體管之間較強(qiáng)或較弱的相對(duì)電流驅(qū)動(dòng)。在一些實(shí)施例中，可以將一個(gè)或多個(gè)與過(guò)程相關(guān)的補(bǔ)償電流路徑加到傳統(tǒng)的上拉和/或下拉電流路徑，以便通過(guò)補(bǔ)充用于對(duì)OCD的終端驅(qū)動(dòng)器(例如，反相器)級(jí)的輸出節(jié)點(diǎn)充電(PMOS)或放電(NMOS)的晶體管的電流驅(qū)動(dòng)來(lái)補(bǔ)償過(guò)程變化。因此，在OCD的輸出節(jié)點(diǎn)所驅(qū)動(dòng)的數(shù)據(jù)的上升和下降時(shí)間會(huì)更精密地匹配，由此使偏移減到最小。
例如，當(dāng)NMOS晶體管電流驅(qū)動(dòng)變得較強(qiáng)時(shí)，在補(bǔ)償上拉路徑中的電流會(huì)補(bǔ)充(相對(duì)較弱的)PMOS晶體管電流驅(qū)動(dòng)。當(dāng)NMOS電流驅(qū)動(dòng)變得較弱時(shí)，流過(guò)補(bǔ)償上拉路徑的電流將相應(yīng)地減少。如這里使用的，術(shù)語(yǔ)較強(qiáng)和較弱的電流驅(qū)動(dòng)是指NMOS電流驅(qū)動(dòng)相對(duì)于PMOS電流驅(qū)動(dòng)(反之亦然)的相對(duì)術(shù)語(yǔ)。而且，術(shù)語(yǔ)電流路徑通常指用于來(lái)自向節(jié)點(diǎn)提供電流的裝置或從節(jié)點(diǎn)吸收電流的裝置的電流的路徑。
本領(lǐng)域技術(shù)人員將會(huì)認(rèn)識(shí)到，在各種不同的集成電路裝置中使用這里描述的OCD和補(bǔ)償電路是有利的，集成電路裝置包括但并不局限于處理器和存儲(chǔ)器、例如動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)。通過(guò)使上升和下降數(shù)據(jù)之間的偏移減到最小，可以減少建立和保持時(shí)間，允許裝置以增加的頻率運(yùn)行。
示例性片外驅(qū)動(dòng)器圖4示出具有利用根據(jù)本發(fā)明一個(gè)實(shí)施例的補(bǔ)償方案的OCD電路400的示例性集成電路裝置400。OCD電路400可用于根據(jù)輸入信號(hào)(IN)產(chǎn)生輸出信號(hào)(OUT)并驅(qū)動(dòng)輸出信號(hào)離開芯片。IC裝置可以是各種類型的IC裝置中的任一種，包括但不局限于處理器、存儲(chǔ)控制器和存儲(chǔ)器裝置。對(duì)于某些實(shí)施例，IC裝置可包括多個(gè)OCD電路400，例如，以便將多個(gè)數(shù)據(jù)信號(hào)驅(qū)動(dòng)到總線上。這些信號(hào)可以包括數(shù)據(jù)信號(hào)(DQ)、數(shù)據(jù)選通信號(hào)(DQS)、時(shí)鐘信號(hào)(CLK)以及類似信號(hào)。
OCD電路400可以包括控制/預(yù)驅(qū)動(dòng)器級(jí)110和終端驅(qū)動(dòng)器(例如，反相器)級(jí)420。參考圖1，在某些實(shí)施例中，控制/預(yù)驅(qū)動(dòng)器級(jí)110將以類似于上述控制/預(yù)驅(qū)動(dòng)器級(jí)的方式運(yùn)行，產(chǎn)生相對(duì)于輸入電壓信號(hào)(IN)反相的控制信號(hào)CP和CN。在另一些實(shí)施例中，控制/預(yù)驅(qū)動(dòng)器級(jí)110可以產(chǎn)生未反相控制信號(hào)、分開的補(bǔ)償控制信號(hào)，或者在某些情況下，產(chǎn)生施加給終端驅(qū)動(dòng)器級(jí)420的兩個(gè)輸入端的單獨(dú)的控制信號(hào)(具有在每一種情況下對(duì)終端驅(qū)動(dòng)器級(jí)420進(jìn)行的可能的變化)。如示出的，輸出使能控制信號(hào)(OE)可用于將輸出CP和CN設(shè)置為高阻抗?fàn)顟B(tài)。終端驅(qū)動(dòng)器420可包括電阻426和428，以便在輸出被禁止(通取消聲明OE)的情況下設(shè)定驅(qū)動(dòng)器電路400的輸出阻抗。
如前所述，可以努力調(diào)整終端驅(qū)動(dòng)器級(jí)420中使用的晶體管MN1和MP1的尺寸以便與輸出節(jié)點(diǎn)放電或充電(當(dāng)分別流過(guò)電流IN1和IP1時(shí))的速率相匹配。然而，NMOS和PMOS晶體管的電流驅(qū)動(dòng)對(duì)過(guò)程變化(例如，制造中的靜態(tài)變化或電源電壓或操作溫度的動(dòng)態(tài)變化)高度敏感。結(jié)果是，當(dāng)這些參數(shù)變化時(shí)，可能不匹配與特定(例如，期望的或額定的)操作參數(shù)匹配的晶體管。在努力補(bǔ)償這些變化時(shí)，可以提供一個(gè)或多個(gè)到輸出節(jié)點(diǎn)或來(lái)自輸出節(jié)點(diǎn)的補(bǔ)償電流路徑以便補(bǔ)償影響上拉和/或下拉時(shí)間的過(guò)程變化。每一個(gè)電流路徑包括可以認(rèn)為是與過(guò)程相關(guān)的電流源。
例如，第一補(bǔ)償電流路徑可以有效地包括電流源430，該電流源430設(shè)計(jì)成通過(guò)給上拉路徑提供附加電流ICPU來(lái)補(bǔ)償過(guò)程變化，該上拉路徑相對(duì)于PMOS裝置與NMOS裝置的強(qiáng)度更相關(guān)。換句話說(shuō)，當(dāng)相對(duì)的NMOS強(qiáng)度增加時(shí)，也可以增加補(bǔ)償電流ICPU(在輸出節(jié)點(diǎn)有效地加速電荷積累)，導(dǎo)致較快的上升時(shí)間，較快的上升時(shí)間與由于下拉路徑中較強(qiáng)的NMOS裝置MN1引起的較快的下降時(shí)間相匹配。
可替換地，或者除了第一補(bǔ)償電流路徑，第二補(bǔ)償電流路徑可以有效地包括電流源440，該電流源440設(shè)計(jì)成以類似的方式通過(guò)給下拉路徑提供附加的電流ICPD來(lái)補(bǔ)償過(guò)程變化。換句話說(shuō)，當(dāng)相對(duì)的PMOS強(qiáng)度增加時(shí)，也可以增加補(bǔ)償電流ICPD(有效地加快輸出節(jié)點(diǎn)到地的放電)，導(dǎo)致較快的下降時(shí)間，較快的下降時(shí)間與由于上拉路徑中較強(qiáng)的PMOS裝置MP1引起的較快的上升時(shí)間相匹配。
如圖5所示，在某些實(shí)施例中，在每個(gè)補(bǔ)償電流路徑中與過(guò)程相關(guān)的電流源430和440可以形成為串聯(lián)連接的PMOS和NMOS裝置。例如，上拉補(bǔ)償電流路徑中的補(bǔ)償電流源430可以包括與NMOS晶體管MN2 434串聯(lián)連接的PMOS晶體管MP2 432。如示出的，MP2的開關(guān)可以由輸入信號(hào)CP控制，同時(shí)通過(guò)將MN2的柵極與電源電壓(例如，VDDQ)相耦合來(lái)永久地接通MN2。在該結(jié)構(gòu)中，當(dāng)輸入信號(hào)IN為低且CP為高時(shí)，MP1和MP2將截止，補(bǔ)償路徑將沒有什么影響。
另一方面，當(dāng)輸入信號(hào)IN為高而CP為低時(shí)，MP1和MP2將導(dǎo)通。在該結(jié)構(gòu)中，補(bǔ)償路徑中較慢的裝置將確定補(bǔ)償電流流動(dòng)。例如，首先假設(shè)相對(duì)較強(qiáng)的PMOS過(guò)程，補(bǔ)償電流ICPU將受到NMOS裝置MN2的限制，并因此，與原始路徑中流過(guò)的電流IP1相比，補(bǔ)償電流ICPU相對(duì)較小。另一方面，假設(shè)相對(duì)較強(qiáng)的NMOS過(guò)程，補(bǔ)償電流ICPU將更顯著，加速電荷積累并導(dǎo)致更快的上升時(shí)間。換句話說(shuō)，由于它們接近于臨近，補(bǔ)償路徑和原始路徑中的量可能受到相同的過(guò)程變化。
為了實(shí)現(xiàn)相似的結(jié)果，下拉補(bǔ)償電流路徑中的補(bǔ)償電流源440可以包括與PMOS晶體管MP3 444串聯(lián)的NMOS晶體管MN3 442。如示出的，MN3的開關(guān)可以由輸入信號(hào)CN控制，同時(shí)可以通過(guò)將MP3的柵極與地電位耦合而永久接通MP3。在該結(jié)構(gòu)中，當(dāng)輸入信號(hào)IN為高且CN為低時(shí)，MN1和MN3將截止，補(bǔ)償路徑將沒有什么影響。
另一方面，當(dāng)輸入信號(hào)IN為低而CN為高時(shí)，MN1和MN3將導(dǎo)通。首先假設(shè)相對(duì)較強(qiáng)的NMOS過(guò)程，補(bǔ)償下拉電流ICPD將受到PMOS裝置MP3的限制，并因此，與原始下拉路徑中流過(guò)的電流IN相比，補(bǔ)償下拉電流ICPD相對(duì)較小。另一方面，假設(shè)相對(duì)較強(qiáng)的PMOS過(guò)程，補(bǔ)償下拉電流ICPD將更顯著，加速放電到地并導(dǎo)致更快的下降時(shí)間。
圖6示出了表示圖5示出的電路的下拉路徑中的補(bǔ)償效果的示范性下拉電流-電壓曲線。樣本點(diǎn)包括對(duì)沒有補(bǔ)償?shù)膫鹘y(tǒng)終端驅(qū)動(dòng)器采樣的點(diǎn)602(以三角示出)和對(duì)本文描述的采用補(bǔ)償類型的終端驅(qū)動(dòng)器采樣的點(diǎn)604(圈)。如示出的，對(duì)于較強(qiáng)的NMOS(較弱的PMOS)的情況，由于補(bǔ)償，幾乎沒有附加電流，因?yàn)檠a(bǔ)償路徑中的PMOS裝置MP3提供的電流貢獻(xiàn)相對(duì)于原始路徑的電流貢獻(xiàn)小。另一方面，對(duì)于較弱的NMOS(較強(qiáng)的PMOS)的情況，由于補(bǔ)償?shù)母郊与娏鞔蟮枚?，?dǎo)致跨過(guò)強(qiáng)NMOS和弱NMOS過(guò)程變化的電流擴(kuò)布606與未補(bǔ)償?shù)尿?qū)動(dòng)器的電流擴(kuò)布608相比顯著減少。如上所述，對(duì)于上拉補(bǔ)償可以看到電流擴(kuò)布中類似的減少，在較弱PMOS過(guò)程變化的情況下，因?yàn)轱@著的補(bǔ)償電流被加到上拉路徑引起上拉電流擴(kuò)布中的減少(和更快的上拉時(shí)間)。
如圖7A和7B中示出的，該補(bǔ)償?shù)男Ч诳缭竭^(guò)程變化的整個(gè)范圍可以是彼此更精確匹配的下降和上升時(shí)間。如圖7A所示，沒有補(bǔ)償時(shí)，導(dǎo)致較強(qiáng)的NMOS電流驅(qū)動(dòng)(相對(duì)于PMOS電流驅(qū)動(dòng))的過(guò)程變化可能導(dǎo)致通過(guò)MN1下拉輸出節(jié)點(diǎn)比通過(guò)MP1上拉輸出節(jié)點(diǎn)快，導(dǎo)致下降時(shí)間(tFALL)比上升時(shí)間(未補(bǔ)償?shù)膖RISE)快，以及在上升和下降時(shí)間之間相對(duì)大的偏移(未補(bǔ)償?shù)膖SKEW)。然而，補(bǔ)償時(shí)，附加上拉電流導(dǎo)致較快的上升時(shí)間(補(bǔ)償?shù)膖RISE)和偏移(補(bǔ)償?shù)膖SKEW)中相應(yīng)的減少。
相似的，如圖7B所示，沒有補(bǔ)償時(shí)，導(dǎo)致較弱的NMOS電流驅(qū)動(dòng)的過(guò)程變化可能導(dǎo)致通過(guò)MN1下拉輸出節(jié)點(diǎn)比通過(guò)MP1上拉輸出節(jié)點(diǎn)慢，導(dǎo)致上升時(shí)間(tRISE)比下降時(shí)間(未補(bǔ)償?shù)膖FALL)快，還導(dǎo)致相對(duì)大的偏移(未補(bǔ)償?shù)膖SKEW)。然而，補(bǔ)償時(shí)，附加下拉電流導(dǎo)致較快的下降時(shí)間(補(bǔ)償?shù)膖FALL)和偏移(補(bǔ)償?shù)膖SKEW)中相應(yīng)的減少。
結(jié)論通過(guò)在片外驅(qū)動(dòng)器的終端驅(qū)動(dòng)器級(jí)的輸出節(jié)點(diǎn)提供一個(gè)或多個(gè)補(bǔ)償電流路徑，即使在過(guò)程變化的情況下，輸出節(jié)點(diǎn)的充電和放電速率(上升和下降時(shí)間)將更均勻地匹配。因此通過(guò)使輸出節(jié)點(diǎn)的充電和放電速率匹配，可以相對(duì)減少在輸出節(jié)點(diǎn)提供的上升和下降數(shù)據(jù)之間的偏移。結(jié)果是，可以相應(yīng)地減少建立和保持時(shí)間，使更高的頻率系統(tǒng)設(shè)計(jì)得以實(shí)現(xiàn)。
雖然上述是針對(duì)本發(fā)明的實(shí)施例，但在不偏離本發(fā)明基本范圍的情況下可以設(shè)計(jì)本發(fā)明的其它或更多的實(shí)施例，且本發(fā)明的范圍由下述權(quán)利要求確定。
權(quán)利要求
1.一種用于減少片外驅(qū)動(dòng)器電路的輸出節(jié)點(diǎn)的上升數(shù)據(jù)和下降數(shù)據(jù)之間的偏移的方法，包括根據(jù)提供給所述驅(qū)動(dòng)器電路的輸入節(jié)點(diǎn)的輸入電壓信號(hào)產(chǎn)生一個(gè)或多個(gè)中間電壓信號(hào)；基于所述一個(gè)或多個(gè)中間電壓信號(hào)在所述輸出節(jié)點(diǎn)產(chǎn)生輸出電壓信號(hào)；以及提供一個(gè)或多個(gè)到所述輸出節(jié)點(diǎn)或來(lái)自所述輸出節(jié)點(diǎn)的補(bǔ)償電流路徑以便補(bǔ)償所述輸出節(jié)點(diǎn)充電的速率和所述輸出節(jié)點(diǎn)放電的速率之間的差異，其中每個(gè)補(bǔ)償電流路徑包括串聯(lián)耦合的補(bǔ)充過(guò)程型晶體管。
2.根據(jù)權(quán)利要求1所述的方法，其中所述補(bǔ)償電流路徑其中之一包括第一PMOS晶體管，具有與輸入耦合的柵極，以便接收所述中間電壓信號(hào)中的第一個(gè)；以及第一NMOS晶體管，耦合在所述第一PMOS晶體管和所述輸出節(jié)點(diǎn)之間且具有耦合到電源電壓線的柵極。
3.根據(jù)權(quán)利要求1所述的方法，其中所述補(bǔ)償電流路徑其中之一包括第一NMOS晶體管，具有與輸入耦合的柵極，以便接收所述中間電壓信號(hào)中的第一個(gè)；以及第一PMOS晶體管，耦合在所述第一NMOS晶體管和所述輸出節(jié)點(diǎn)之間且具有耦合到地電壓線的柵極。
4.根據(jù)權(quán)利要求1所述的方法，其中產(chǎn)生所述一個(gè)或多個(gè)中間電壓信號(hào)包括產(chǎn)生至少第一和第二中間電壓信號(hào)。
5.根據(jù)權(quán)利要求4所述的方法，其中所述第一和第二中間電壓信號(hào)相對(duì)于輸入電壓信號(hào)在邏輯上是反相的；所述輸出電壓信號(hào)相對(duì)于輸入電壓信號(hào)在邏輯上是未反相的。
6.根據(jù)權(quán)利要求4所述的方法，其中所述第一和第二中間電壓信號(hào)互為邏輯補(bǔ)充。
7.一種片外驅(qū)動(dòng)器電路，包括第一級(jí)，用于根據(jù)提供給第一級(jí)的輸入節(jié)點(diǎn)的輸入電壓信號(hào)產(chǎn)生一個(gè)或多個(gè)中間電壓信號(hào)；第二級(jí)，用于接收所述一個(gè)或多個(gè)中間電壓信號(hào)，相應(yīng)地，基于所述中間電壓信號(hào)通過(guò)選擇性地開關(guān)上拉和下拉晶體管在所述第二級(jí)的輸出節(jié)點(diǎn)產(chǎn)生輸出電壓；以及在所述輸出節(jié)點(diǎn)和電源或地線之間的至少一個(gè)補(bǔ)償電流路徑，用于補(bǔ)償輸出節(jié)點(diǎn)充電的速率和輸出節(jié)點(diǎn)放電的速率中至少一個(gè)的變化，所述至少一個(gè)補(bǔ)償電流路徑包括串聯(lián)耦合的補(bǔ)充過(guò)程型晶體管。
8.根據(jù)權(quán)利要求7所述的片外驅(qū)動(dòng)器電路，其中所述至少一個(gè)補(bǔ)償電流路徑包括第一PMOS晶體管，具有與輸入耦合的柵極，以便接收所述中間電壓信號(hào)中的第一個(gè)；以及第一NMOS晶體管，耦合在所述第一PMOS晶體管和所述輸出節(jié)點(diǎn)之間且具有耦合到電源電壓線的柵極。
9.根據(jù)權(quán)利要求7所述的片外驅(qū)動(dòng)器電路，其中所述至少一個(gè)補(bǔ)償電流路徑包括第一NMOS晶體管，具有與輸入耦合的柵極，以便接收所述中間電壓信號(hào)中的第一個(gè)；以及第一PMOS晶體管，耦合在所述第一NMOS晶體管和所述輸出節(jié)點(diǎn)之間且具有耦合到地電壓線的柵極。
10.根據(jù)權(quán)利要求7所述的片外驅(qū)動(dòng)器電路，其中所述第一級(jí)配置為產(chǎn)生至少第一和第二中間電壓信號(hào)。
11.根據(jù)權(quán)利要求10所述的片外驅(qū)動(dòng)器電路，其中所述第一和第二中間電壓信號(hào)相對(duì)于輸入電壓信號(hào)在邏輯上是反相的；所述輸出電壓信號(hào)相對(duì)于輸入電壓信號(hào)在邏輯上是未反相的。
12.根據(jù)權(quán)利要求11所述的片外驅(qū)動(dòng)器電路，其中所述第一和第二中間電壓信號(hào)互為邏輯補(bǔ)充。
13.一種片外驅(qū)動(dòng)器電路，包括第一級(jí)，配置為根據(jù)提供給第一級(jí)的輸入節(jié)點(diǎn)的輸入電壓信號(hào)產(chǎn)生第一和第二中間電壓信號(hào)；第二級(jí)，配置為基于所述第一和第二中間電壓信號(hào)通過(guò)開關(guān)上拉和下拉晶體管在輸出節(jié)點(diǎn)產(chǎn)生輸出電壓信號(hào)；以及與所述上拉晶體管并聯(lián)的補(bǔ)償上拉電流路徑，包括串聯(lián)連接在電源電壓線和所述輸出節(jié)點(diǎn)之間的第一PMOS晶體管和第一NMOS晶體管；以及與所述下拉晶體管并聯(lián)的補(bǔ)償下拉電流路徑，包括串聯(lián)連接在所述輸出節(jié)點(diǎn)和地電位線之間的第二PMOS晶體管和第二NMOS晶體管。
14.根據(jù)權(quán)利要求13所述的片外驅(qū)動(dòng)器電路，其中在所述補(bǔ)償上拉電流路徑中，所述PMOS晶體管的柵極與接收所述第一中間電壓信號(hào)的節(jié)點(diǎn)耦合，所述NMOS晶體管的棚極與所述電源電壓線耦合。
15.根據(jù)權(quán)利要求13所述的片外驅(qū)動(dòng)器電路，其中在所述補(bǔ)償下拉電流路徑中，所述NMOS晶體管的柵極與接收所述第二中間電壓信號(hào)的節(jié)點(diǎn)耦合，所述PMOS晶體管的柵極與所述地電位線耦合。
16.一種集成電路(IC)裝置，包括至少一個(gè)輸出節(jié)點(diǎn)，用于將信號(hào)驅(qū)動(dòng)到外部信號(hào)線；以及至少一個(gè)片外驅(qū)動(dòng)器電路，具有第一級(jí)，用于根據(jù)提供給所述第一級(jí)的輸入節(jié)點(diǎn)的輸入電壓信號(hào)產(chǎn)生一個(gè)或多個(gè)中間電壓信號(hào)；第二級(jí)，用于接收所述一個(gè)或多個(gè)中間電壓信號(hào)，相應(yīng)地，基于所述中間電壓信號(hào)通過(guò)選擇性地開關(guān)上拉和下拉晶體管在所述第二級(jí)的輸出節(jié)點(diǎn)產(chǎn)生輸出電壓；以及在所述輸出節(jié)點(diǎn)和電源或地線之間的至少一個(gè)補(bǔ)償電流路徑，用于補(bǔ)償所述輸出節(jié)點(diǎn)充電的速率和所述輸出節(jié)點(diǎn)放電的速率中至少一個(gè)的變化，所述至少一個(gè)補(bǔ)償電流路徑包括串聯(lián)耦合的補(bǔ)充過(guò)程型晶體管。
17.根據(jù)權(quán)利要求16所述的IC裝置，其中所述至少一個(gè)補(bǔ)償電流路徑包括上拉電流路徑，所述上拉電流路徑包括第一PMOS晶體管，具有與輸入耦合的柵極，以便接收所述中間電壓信號(hào)中的第一個(gè)；以及第一NMOS晶體管，耦合在所述第一PMOS晶體管和所述輸出節(jié)點(diǎn)之間且具有耦合到電源電壓線的柵極。
18.根據(jù)權(quán)利要求16所述的IC裝置，其中所述至少一個(gè)補(bǔ)償電流路徑包括下拉電流路徑，所述下拉電流路徑包括第一NMOS晶體管，具有與輸入耦合的柵極，以便接收所述中間電壓信號(hào)中的第一個(gè)；以及第一PMOS晶體管，耦合在所述第一NMOS晶體管和所述輸出節(jié)點(diǎn)之間且具有耦合到地電壓線的柵極。
19.根據(jù)權(quán)利要求18所述的IC裝置，其中所述至少一個(gè)補(bǔ)償電流路徑進(jìn)一步包括上拉電流路徑，所述上拉電流路徑包括第一PMOS晶體管，具有與輸入耦合的柵極，以便接收所述中間電壓信號(hào)中的第一個(gè)；以及第一NMOS晶體管，耦合在所述第一PMOS晶體管和所述輸出節(jié)點(diǎn)之間且具有耦合到電源電壓線的柵極。
20.根據(jù)權(quán)利要求16所述的IC裝置，其中所述IC裝置是存儲(chǔ)器裝置；所述至少一個(gè)輸出節(jié)點(diǎn)包括多個(gè)輸出節(jié)點(diǎn)，用于將多個(gè)數(shù)據(jù)信號(hào)驅(qū)動(dòng)到外部數(shù)據(jù)總線；以及所述至少一個(gè)片外驅(qū)動(dòng)器電路包括多個(gè)片外驅(qū)動(dòng)器電路，每一個(gè)產(chǎn)生所述數(shù)據(jù)信號(hào)的不同的一個(gè)信號(hào)。
21.根據(jù)權(quán)利要求20所述的IC裝置，進(jìn)一步包括至少一個(gè)輸出節(jié)點(diǎn)，用于驅(qū)動(dòng)數(shù)據(jù)選通信號(hào)；以及所述至少一個(gè)片外驅(qū)動(dòng)器電路進(jìn)一步包括至少一個(gè)片外驅(qū)動(dòng)器電路以便產(chǎn)生所述數(shù)據(jù)選通信號(hào)。
全文摘要
提供一種片外驅(qū)動(dòng)器(OCD)電路和技術(shù)，用于當(dāng)過(guò)程條件變化時(shí)減少輸出信號(hào)的上升和下降沿之間的偏移。過(guò)程條件的變化可能導(dǎo)致在NMOS和PMOS晶體管之間的較強(qiáng)或較弱的相對(duì)電流驅(qū)動(dòng)?？梢詫⒁粋€(gè)或多個(gè)與過(guò)程相關(guān)的補(bǔ)償電流路徑添加到傳統(tǒng)的上拉和/或下拉電流路徑以便通過(guò)補(bǔ)充用于對(duì)OCD的終端驅(qū)動(dòng)器(例如反相器)級(jí)的輸出節(jié)點(diǎn)充電(PMOS)或放電(NMOS)的晶體管的電流驅(qū)動(dòng)來(lái)補(bǔ)償過(guò)程變化。
文檔編號(hào)G05F3/08GK1821925SQ20051010475
公開日2006年8月23日 申請(qǐng)日期2005年12月14日 優(yōu)先權(quán)日2004年12月14日
發(fā)明者G·W·亞歷山大, T·－G·樂 申請(qǐng)人:因芬尼昂技術(shù)股份公司