專利名稱：屏蔽門中央接口盤電路及其實(shí)現(xiàn)控制的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及屏蔽門技術(shù)領(lǐng)域，特別是涉及一種屏蔽門中央接口盤電路及其實(shí)現(xiàn)控制的方法。
背景技術(shù)：
屏蔽門的中央接口盤(PSC)是屏蔽門的控制系統(tǒng)中用于處理系統(tǒng)輸入/輸出請(qǐng)求的設(shè)備?，F(xiàn)有的屏蔽門中央接口盤一般設(shè)有一個(gè)單獨(dú)的中央處理器(CPU)，當(dāng)這一中央處理器出現(xiàn)差錯(cuò)或故障時(shí)，沒有其它檢查或補(bǔ)救方式，易導(dǎo)致整個(gè)屏蔽門系統(tǒng)出現(xiàn)差錯(cuò)或故障，無法保證屏蔽門系統(tǒng)的工作準(zhǔn)確性和可靠性。

發(fā)明內(nèi)容
本發(fā)明的目的在于解決現(xiàn)有技術(shù)存在的問題，提供一種屏蔽門中央接口盤電路及其實(shí)現(xiàn)控制的方法，采用雙CPU前后臺(tái)同時(shí)工作，以避免一個(gè)中央處理器出現(xiàn)差錯(cuò)或故障導(dǎo)致屏蔽門系統(tǒng)出現(xiàn)差錯(cuò)或故障，保證屏蔽門系統(tǒng)的工作準(zhǔn)確性和可靠性。
本發(fā)明所采用的技術(shù)方案在于，提供一種屏蔽門中央接口盤電路，包括第一中央處理器、輸入接口電路、輸出接口電路，還包括第二中央處理器以及切換控制電路，其中所述第一中央處理器通過所述輸入接口電路接收輸入數(shù)據(jù)，對(duì)該輸入數(shù)據(jù)進(jìn)行運(yùn)算，根據(jù)其運(yùn)算結(jié)果產(chǎn)生第一控制信號(hào)并將該第一控制信號(hào)送入所述輸出接口電路，由該輸出接口電路輸出；所述第二中央處理器通過所述輸入接口電路接收輸入數(shù)據(jù)，對(duì)該輸入數(shù)據(jù)進(jìn)行運(yùn)算，根據(jù)其運(yùn)算結(jié)果產(chǎn)生第二控制信號(hào)并將該第二控制信號(hào)送入所述輸出接口電路；并監(jiān)測(cè)所述第一中央處理器的工作狀態(tài)，當(dāng)監(jiān)測(cè)到該第一中央處理器的工作狀態(tài)異常時(shí)，輸出第三控制信號(hào)至所述切換控制電路；以及所述切換控制電路接收所述第二中央處理器輸出的第三控制信號(hào)，并根據(jù)該第三控制信號(hào)輸出切換控制信號(hào)至所述輸出接口電路，該切換控制信號(hào)控制所述輸出接口電路輸出所述第二中央處理器的第二控制信號(hào)。
所述第二中央處理器是通過經(jīng)異步串行通訊口接收所述第一中央處理器的運(yùn)算結(jié)果并比較其運(yùn)算結(jié)果與該第一中央處理器的運(yùn)算結(jié)果在時(shí)序上是否一致，以監(jiān)測(cè)所述第一中央處理器的工作狀態(tài)是否異常。
當(dāng)所述第二中央處理器的運(yùn)算結(jié)果與所述第一中央處理器的運(yùn)算結(jié)果在時(shí)序上不一致時(shí)，則所述第一中央處理的工作狀態(tài)為異常。
所述第二中央處理器進(jìn)一步通過從所述第一中央處理器的輸出端接收所述第一中央處理器的第一控制信號(hào)并比較該第一控制信號(hào)與其第二控制信號(hào)是否相同，以監(jiān)測(cè)所述第一中央處理器的工作狀態(tài)是否異常。
當(dāng)所述第一控制信號(hào)與所述第二控制信號(hào)不相同時(shí)，則所述第一中央處理器的工作狀態(tài)為異常。
本發(fā)明還提供一種屏蔽門中央接口盤電路實(shí)現(xiàn)控制的方法，其運(yùn)行于包括有第一中央處理器、輸入接口電路、輸出接口電路、第二中央處理器以及切換控制電路的屏蔽門中央接口盤電路中，包括
(a)所述第一中央處理器通過所述輸入接口電路接收輸入數(shù)據(jù)，對(duì)該輸入數(shù)據(jù)進(jìn)行運(yùn)算，根據(jù)運(yùn)算結(jié)果產(chǎn)生第一控制信號(hào)；所述第二中央處理器通過所述輸入接口電路接收輸入數(shù)據(jù)，對(duì)該輸入數(shù)據(jù)進(jìn)行運(yùn)算，根據(jù)運(yùn)算結(jié)果產(chǎn)生第二控制信號(hào)，并監(jiān)測(cè)所述第一中央處理器的工作狀態(tài)；所述輸出接口電路輸出所述第一控制信號(hào)；(b)當(dāng)所述第二中央處理器監(jiān)測(cè)到所述第一中央處理器的工作狀態(tài)異常時(shí)，輸出第三控制信號(hào)至所述切換控制電路；以及(c)所述切換控制電路接到所述第二中央處理器輸出的第三控制信號(hào)，根據(jù)該第三控制信號(hào)輸出切換控制信號(hào)至所述輸出接口電路，控制該輸出接口電路輸出所述第二中央處理器的第二控制信號(hào)。
所述步驟(a)進(jìn)一步包括所述第二中央處理器通過經(jīng)異步串行通訊口接收所述第一中央處理器的運(yùn)算結(jié)果并比較其運(yùn)算結(jié)果與該第一中央處理器的運(yùn)算結(jié)果在時(shí)序上是否一致，監(jiān)測(cè)所述第一中央處理器的工作狀態(tài)；當(dāng)上述兩個(gè)運(yùn)算結(jié)果在時(shí)序上不一致時(shí)，所述第一中央處理器的工作狀態(tài)為異常。
所述步驟(a)進(jìn)一步包括，所述第二中央處理器通過從所述第一中央處理器的輸出口接收所述第一中央處理器的第一控制信號(hào)并比較該第一控制信號(hào)與其第二控制信號(hào)是否相同，監(jiān)測(cè)所述第一中央處理器的工作狀態(tài)；當(dāng)所述第一控制信號(hào)與所述第二控制信號(hào)不相同時(shí)，所述第一中央處理器的工作狀態(tài)為異常。
本發(fā)明采用兩個(gè)中央處理器前后臺(tái)同時(shí)工作，當(dāng)一個(gè)中央處理器出現(xiàn)差錯(cuò)或故障時(shí)由另一個(gè)中央處理器替代工作，避免了一個(gè)中央處理器出現(xiàn)差錯(cuò)或故障而導(dǎo)致屏蔽門系統(tǒng)出現(xiàn)差錯(cuò)或故障的狀況，保證屏蔽門系統(tǒng)的工作準(zhǔn)確性和可靠性。


圖1是本發(fā)明的屏蔽門中央接口盤電路的結(jié)構(gòu)示意圖。
圖2是本發(fā)明的屏蔽門中央接口盤電路實(shí)現(xiàn)控制的方法的流程圖。
圖3是本發(fā)明的屏蔽門中央接口盤電路一實(shí)施例的接線圖。
具體實(shí)施例方式
如圖1所示，本發(fā)明屏蔽門中央接口盤電路包括輸入接口電路1、第一中央處理器2(CPU1)、第二中央處理器3(CPU2)、切換控制電路4以及輸出接口電路5。
其中第一中央處理器2通過其數(shù)據(jù)口從輸入接口電路1接收輸入數(shù)據(jù)，對(duì)該輸入數(shù)據(jù)進(jìn)行運(yùn)算，根據(jù)運(yùn)算結(jié)果產(chǎn)生第一控制信號(hào)并將該第一控制信號(hào)送入輸出接口電路5。
第二中央處理器3與第一中央處理器2的配置相同并以相同的方式從輸入接口電路1接收輸入、從輸出接口電路5輸出。該第二中央處理器3通過其數(shù)據(jù)口從輸入接口電路1接收輸入數(shù)據(jù)，對(duì)該輸入數(shù)據(jù)進(jìn)行運(yùn)算，根據(jù)運(yùn)算結(jié)果產(chǎn)生第二控制信號(hào)并將該第二控制信號(hào)送入輸出接口電路5。此外，該第二中央處理器3與第一中央處理器2通過異步串行(板級(jí)UART)通訊口相連，采集第一中央處理器2對(duì)輸入數(shù)據(jù)的運(yùn)算結(jié)果。同時(shí)該第二中央處理器3亦通過與第一中央處理器2的輸出口的連接，從該第一中央處理器2采集其第一控制信號(hào)。
切換控制電路4分別與輸入接口電路1、第一中央處理器2、第二中央處理器3以及輸入接口電路5連接。該切換控制電路4可根據(jù)第二中央處理器3的控制，輸出切換控制信號(hào)至輸入接口電路1、輸出接口電路5，控制其輸入、輸出，以切換第一中央處理器2和第二中央處理器3的工作狀態(tài)。
本發(fā)明采用兩個(gè)中央處理器前后臺(tái)同時(shí)工作，在正常工作的狀態(tài)下，第一中央處理器2工作于前臺(tái)，輸出第一控制信號(hào)控制系統(tǒng)運(yùn)行，第二中央處理器3工作于后臺(tái)，與第一中央處理器2同樣地采集輸入數(shù)據(jù)并進(jìn)行處理。同時(shí)該第二中央處理器3通過從異步串行(板級(jí)UART)通訊口采集第一中央處理器2的運(yùn)算結(jié)果并從第一中央處理器2采集其第一控制信號(hào)，監(jiān)測(cè)第一中央處理器2的工作狀態(tài)。當(dāng)?shù)谝恢醒胩幚砥?出現(xiàn)差錯(cuò)或故障時(shí)，第二中央處理器3通過比較二者的運(yùn)算結(jié)果和控制信號(hào)及時(shí)作出判斷，并輸出第三控制信號(hào)至切換控制電路4，該切換控制電路4根據(jù)該第三控制信號(hào)輸出切換控制信號(hào)，控制輸出接口電路5輸出第二中央處理器3的第二控制信號(hào)，將第二中央處理器3切換至前臺(tái)工作，接管系統(tǒng)的控制。其具體控制的過程如圖2所示。
參照?qǐng)D2，電路開始工作時(shí)，第一中央處理器2工作于前臺(tái)，第二中央處理器3工作于前臺(tái)，輸出接口電路5輸出第一控制信號(hào)作為系統(tǒng)控制信號(hào)。在步驟S201，第一中央處理器2、第二中央處理器3分別通過輸入接口電路1接收輸入數(shù)據(jù)，對(duì)輸入數(shù)據(jù)進(jìn)行各自運(yùn)算，根據(jù)各自的運(yùn)算結(jié)果分別產(chǎn)生第一控制信號(hào)、第二控制信號(hào)，并將該第一控制信號(hào)和第二控制信號(hào)送入輸出接口電路5。
接著在步驟S202，第二中央處理器3通過通訊口從第一中央處理器2接收該第一中央處理器2的運(yùn)算結(jié)果，并比較該運(yùn)算結(jié)果和自己的運(yùn)算結(jié)果在時(shí)序上是否是一致的。如果二者在時(shí)序上不一致，則第二中央處理器3判定第一中央處理器2的運(yùn)算結(jié)果錯(cuò)誤，執(zhí)行步驟S203，第二中央處理器3輸出第三控制信號(hào)至切換控制電路4控制切換控制電路4在步驟S204輸出切換控制信號(hào)至輸出接口電路5，使得該輸出接口電路5在步驟S205輸出第二中央處理器3的第二控制信號(hào)，由第二中央處理器3對(duì)系統(tǒng)進(jìn)行控制。
如果二者在時(shí)序上一致，則進(jìn)入步驟S206，第二中央處理器3從第一中央處理器2獲取其第一控制信號(hào)，比較該第一控制信號(hào)與其第二控制信號(hào)是否相同，如果二者不相同，則第二中央處理器3判定第一中央處理器2的第一控制信號(hào)錯(cuò)誤，進(jìn)入步驟203，執(zhí)行步驟S203-S205，由第二中央處理器3對(duì)系統(tǒng)進(jìn)行控制。否則，如果第一控制信號(hào)與第二控制信號(hào)相同，則第二中央處理器3判定第一中央處理器2控制正確，該輸出接口電路5繼續(xù)輸出第一中央處理器2的第一控制信號(hào)(步驟207)，由第一中央處理器2繼續(xù)對(duì)系統(tǒng)進(jìn)行控制。
具體電路的實(shí)施例如圖3所示。其中該切換控制電路4包括一四輸入與非門芯片，正常工作狀態(tài)，其切換控制信號(hào)輸出端CPU_PS為低電平0，CPU_NS為高電平1，該輸出接口電路5輸出第一中央處理器2的第一控制信號(hào)，屏蔽第二中央處理器3的第二控制信號(hào)，第一中央處理器2工作于前臺(tái)對(duì)系統(tǒng)進(jìn)行控制，第二中央處理器3工作于后臺(tái)。當(dāng)?shù)诙醒胩幚砥?比較得到第一中央處理器2的運(yùn)算結(jié)果與其運(yùn)算結(jié)果在時(shí)序上不一致，或者第一中央處理器2的第一控制信號(hào)與其第二控制信號(hào)不相同時(shí)，通過從其輸出端PB0向輸出第三控制信號(hào)，將四輸入與非門芯片的第十引腳(B_REQ1)置零，使得該切換控制電路4的切換控制信號(hào)輸出端CPU_PS為高電平1，CPU_NS為低電平0。切換控制電路4將該切換控制信號(hào)(CPU_PS為高電平1，CPU_NS為低電平0)輸入輸出接口電路5，控制該輸出接口電路5輸出第二中央處理器3的第二控制信號(hào)，屏蔽第一中央處理器2的第一控制信號(hào)，即將第二中央處理器3切換至前臺(tái)，控制系統(tǒng)。
在該實(shí)施例中，第一、第二中央處理器2、3均采用ATMEGA162芯片實(shí)現(xiàn)，切換控制電路4主要采用74VHC00芯片實(shí)現(xiàn)，輸入接口電路1采用一組74VHC541芯片以及74VHC138、74VHC244芯片實(shí)現(xiàn)，輸出接口電路5采用兩個(gè)74VHC541芯片實(shí)現(xiàn)。
在該實(shí)施例中還采用PROFIBUS總線進(jìn)行各部分之間的信息傳遞，并將第一中央處理器2的異常狀況上傳上位設(shè)備。
權(quán)利要求
1.一種屏蔽門中央接口盤電路，包括第一中央處理器、輸入接口電路、輸出接口電路，其特征在于，還包括第二中央處理器以及切換控制電路，其中所述第一中央處理器通過所述輸入接口電路接收輸入數(shù)據(jù)，對(duì)該輸入數(shù)據(jù)進(jìn)行運(yùn)算，根據(jù)其運(yùn)算結(jié)果產(chǎn)生第一控制信號(hào)并將該第一控制信號(hào)送入所述輸出接口電路，由該輸出接口電路輸出；所述第二中央處理器通過所述輸入接口電路接收輸入數(shù)據(jù)，對(duì)該輸入數(shù)據(jù)進(jìn)行運(yùn)算，根據(jù)其運(yùn)算結(jié)果產(chǎn)生第二控制信號(hào)并將該第二控制信號(hào)送入所述輸出接口電路；并監(jiān)測(cè)所述第一中央處理器的工作狀態(tài)，當(dāng)監(jiān)測(cè)到該第一中央處理器的工作狀態(tài)異常時(shí)，輸出第三控制信號(hào)至所述切換控制電路；以及所述切換控制電路接收所述第二中央處理器輸出的第三控制信號(hào)，并根據(jù)該第三控制信號(hào)輸出切換控制信號(hào)至所述輸出接口電路，該切換控制信號(hào)控制所述輸出接口電路輸出所述第二中央處理器的第二控制信號(hào)。
2.根據(jù)權(quán)利要求1所述的屏蔽門中央接口盤電路，其特征在于，所述第二中央處理器是通過經(jīng)異步串行通訊口接收所述第一中央處理器的運(yùn)算結(jié)果并比較其運(yùn)算結(jié)果與該第一中央處理器的運(yùn)算結(jié)果在時(shí)序上是否一致，以監(jiān)測(cè)所述第一中央處理器的工作狀態(tài)是否異常。
3.根據(jù)權(quán)利要求2所述的屏蔽門中央接口盤電路，其特征在于，當(dāng)所述第二中央處理器的運(yùn)算結(jié)果與所述第一中央處理器的運(yùn)算結(jié)果在時(shí)序上不一致時(shí)，則所述第一中央處理的工作狀態(tài)為異常。
4.根據(jù)權(quán)利要求2或3所述的屏蔽門中央接口盤電路，其特征在于，所述第二中央處理器進(jìn)一步通過從所述第一中央處理器的輸出端接收所述第一中央處理器的第一控制信號(hào)并比較該第一控制信號(hào)與其第二控制信號(hào)是否相同，以監(jiān)測(cè)所述第一中央處理器的工作狀態(tài)是否異常。
5.根據(jù)權(quán)利要求4所述的屏蔽門中央接口盤電路，其特征在于，當(dāng)所述第一控制信號(hào)與所述第二控制信號(hào)不相同時(shí)，則所述第一中央處理器的工作狀態(tài)為異常。
6.一種屏蔽門中央接口盤電路實(shí)現(xiàn)控制的方法，其運(yùn)行于包括有第一中央處理器、輸入接口電路、輸出接口電路、第二中央處理器以及切換控制電路的屏蔽門中央接口盤電路中，其特征在于，包括(a)所述第一中央處理器通過所述輸入接口電路接收輸入數(shù)據(jù)，對(duì)該輸入數(shù)據(jù)進(jìn)行運(yùn)算，根據(jù)運(yùn)算結(jié)果產(chǎn)生第一控制信號(hào)；所述第二中央處理器通過所述輸入接口電路接收輸入數(shù)據(jù)，對(duì)該輸入數(shù)據(jù)進(jìn)行運(yùn)算，根據(jù)運(yùn)算結(jié)果產(chǎn)生第二控制信號(hào)，并監(jiān)測(cè)所述第一中央處理器的工作狀態(tài)；所述輸出接口電路輸出所述第一控制信號(hào)；(b)當(dāng)所述第二中央處理器監(jiān)測(cè)到所述第一中央處理器的工作狀態(tài)異常時(shí)，輸出第三控制信號(hào)至所述切換控制電路；以及(c)所述切換控制電路接到所述第二中央處理器輸出的第三控制信號(hào)，根據(jù)該第三控制信號(hào)輸出切換控制信號(hào)至所述輸出接口電路，控制該輸出接口電路輸出所述第二中央處理器的第二控制信號(hào)。
7.根據(jù)權(quán)利要求6所述的屏蔽門中央接口盤電路實(shí)現(xiàn)控制的方法，其特征在于，所述步驟(a)進(jìn)一步包括所述第二中央處理器通過經(jīng)異步串行通訊口接收所述第一中央處理器的運(yùn)算結(jié)果并比較其運(yùn)算結(jié)果與該第一中央處理器的運(yùn)算結(jié)果在時(shí)序上是否一致，監(jiān)測(cè)所述第一中央處理器的工作狀態(tài)；當(dāng)上述兩個(gè)運(yùn)算結(jié)果在時(shí)序上不一致時(shí)，所述第一中央處理器的工作狀態(tài)為異常。
8.根據(jù)權(quán)利要求6或7所述的屏蔽門中央接口盤電路實(shí)現(xiàn)控制的方法，其特征在于，所述步驟(a)進(jìn)一步包括，所述第二中央處理器通過從所述第一中央處理器的輸出口接收所述第一中央處理器的第一控制信號(hào)并比較該第一控制信號(hào)與其第二控制信號(hào)是否相同，監(jiān)測(cè)所述第一中央處理器的工作狀態(tài)；當(dāng)所述第一控制信號(hào)與所述第二控制信號(hào)不相同時(shí)，所述第一中央處理器的工作狀態(tài)為異常。
全文摘要
本發(fā)明涉及一種屏蔽門中央接口盤電路，該電路包括第一中央處理器、輸入接口電路、輸出接口電路、第二中央處理器以及切換控制電路，其中第一、第二中央處理器分別通過輸入接口電路接收輸入數(shù)據(jù)，對(duì)該輸入數(shù)據(jù)進(jìn)行運(yùn)算，根據(jù)運(yùn)算結(jié)果產(chǎn)生第一、第二控制信號(hào)并將該第一、第二控制信號(hào)送入輸出接口電路。正常狀態(tài)下，輸出接口電路輸出第一中央處理器的第一控制信號(hào)，當(dāng)?shù)谝恢醒胩幚砥鞯墓ぷ鳡顟B(tài)異常時(shí)，輸出接口電路輸出第二中央處理器的第二控制信號(hào)。本發(fā)明還涉及一種屏蔽門中央接口盤電路實(shí)現(xiàn)控制的方法。本發(fā)明采用兩個(gè)中央處理器前后臺(tái)同時(shí)工作，保證屏蔽門系統(tǒng)的工作準(zhǔn)確性和可靠性。
文檔編號(hào)G05B15/02GK1916857SQ20051003674
公開日2007年2月21日 申請(qǐng)日期2005年8月18日 優(yōu)先權(quán)日2005年8月18日
發(fā)明者熊建明, 朱衛(wèi)平, 彭海龍, 蘇武強(qiáng), 劉曉東, 楊宇華 申請(qǐng)人:方大集團(tuán)股份有限公司