Fpga實現(xiàn)的單通道信號脈寬高精度測量方法和裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于數(shù)據(jù)采集、高精度時間測量等技術(shù)領(lǐng)域，具體涉及一種FPGA實現(xiàn)的單通道信號脈寬高精度測量方法和裝置，其可應(yīng)用于粒子物理實驗、核物理實驗等。
【背景技術(shù)】
[0002]時間測量在科學(xué)研究、工業(yè)應(yīng)用、通信、軍事等領(lǐng)域有著極其廣泛的應(yīng)用，比如原子激發(fā)態(tài)壽命表現(xiàn)為相繼兩個信號的時間間隔；中子的能量表現(xiàn)為中子飛越一定距離所需的飛行時間；粒子入射的空間位置可表現(xiàn)為位置靈敏探測器輸出信號的時間信息；入射粒子的時間和位置常要通過信號的時間進行處理；此外還有包括通信、授時、軍事等領(lǐng)域，都需要精確的時間測量方法和技術(shù)。
[0003]時間間隔測量的基本原理就是將某個稱為“起始”的脈沖信號作為時間測量的基準點，然后測量下一個稱為“停止”的脈沖信號與該“起始”信號之間的時間差。能夠準確確定粒子入射時間的技術(shù)稱為定時(如前沿定時、過零定時、恒比定時等)，利用該技術(shù)可以準確確定信號出現(xiàn)的物理時刻，從而使得精確的時間測量成為可能。一般來講，利用前沿定時技術(shù)，我們可以快速精確地定位出脈沖信號的時刻，“起始”、“停止”信號之間的時間差即為脈沖間隔。然而，很多場合，我們需要對信號的脈寬進行測量，例如，為了修正因“時間游走”效應(yīng)對前沿定時所帶來的影響，可根據(jù)信號的電荷量對測量結(jié)果進行補償，而信號的電荷量與該信號脈沖的寬度(前沿、后沿之間的時間間隔)成比例，因而需要進行脈沖寬度的測量，而當脈沖寬度變窄時，測量難度將急劇加大。此外，在如激光測距、測量及儀器儀表等領(lǐng)域，對于信號脈寬的精確測量都有著廣泛的需求。
[0004]用于時間測量(TDC)的技術(shù)有很多種，如游標卡尺法、二級延時鏈、時鐘分相法、時間內(nèi)插法等，具體實現(xiàn)時可以利用專用集成電路ASIC或者FPGA來實現(xiàn)。通常情況下，在進行時間測量時，會設(shè)置一個時間O點，被測信號的前沿與該時間零點的間隔即為時間測量值。傳統(tǒng)的時間間隔測量的對象是兩個待測信號之間的時間差，因而只需要測量兩個待測信號前沿的相對時間差即可。當需要進行單個信號脈寬測量時，尤其是窄脈沖信號，除了信號前沿之外，還需要測量信號后沿的時間值，二者之差即代表脈寬值。因此，前沿測量是時間測量的基礎(chǔ)。對于后沿來說，最簡單直接的辦法就是經(jīng)過一個反相器，將待測信號進行反向處理，則信號的后沿就會轉(zhuǎn)變成前沿，利用與前沿測量同樣的技術(shù)和電路即可獲得后沿信息。然而，此種方法需要兩倍的資源消耗才能獲得信號脈寬信息。在只進行信號前沿測量應(yīng)用中，另外一半的進行后沿測量的電子學(xué)通道則完全被浪費。在時間測量通道數(shù)要求較高的場合下，這顯然大大降低了時間測量的集成度，并提高了實現(xiàn)成本。

【發(fā)明內(nèi)容】

[0005]本發(fā)明旨在提出一種新方法，在FPGA上實現(xiàn)僅利用一個電子學(xué)通道上同時進行信號前、后沿的測量，也即單通道信號脈寬高精度測量的方法。
[0006]為解決上述技術(shù)問題，本發(fā)明提出一種利用FPGA實現(xiàn)的信號脈寬高精度測量方法和裝置。本發(fā)明的方法包括如下步驟:通過FPGA內(nèi)至少一個進位連線資源構(gòu)成延遲鏈，每個進位連線資源有多個抽頭，部分抽頭輸出測量信號的上升沿在所述延遲鏈上的狀態(tài)信息，部分抽頭輸出為測量信號的下降沿在所述延遲鏈上的狀態(tài)信息；使用多路選擇器分別選擇所述上升沿的狀態(tài)信息和下降沿的狀態(tài)信息，使之分別輸入譯碼單元進行譯碼。
[0007]根據(jù)本發(fā)明的【具體實施方式】，所述多路選擇器在選擇所述上升沿的狀態(tài)信息和下降沿的狀態(tài)信息之前，對來自延遲鏈的狀態(tài)信息進行識別，以確定其為上升沿的狀態(tài)信息還是下降沿的狀態(tài)信息。
[0008]根據(jù)本發(fā)明的【具體實施方式】，所述FPGA是Xilinx FPGA,進位連線資源為CARRY4，每個CARRY4有三個抽頭輸出C00、02和C03，其中COO和C03的輸出為上升沿在延遲鏈上的狀態(tài)信息；02的輸出為下降沿在延遲鏈上的狀態(tài)信息。
[0009]根據(jù)本發(fā)明的【具體實施方式】，所述多路選擇器為2: I多路選擇器。
[0010]本發(fā)明還提出一種FPGA實現(xiàn)的單通道信號脈寬高精度測量裝置，包括粗計數(shù)單元、細時間測量單元和譯碼單元，所述細時間測量單元包括延遲鏈、D觸發(fā)器和多路選擇器，其中，所述延遲鏈有多個抽頭，部分抽頭輸出測量信號的上升沿在所述延遲鏈上的狀態(tài)信息，部分抽頭輸出為測量信號的下降沿在所述延遲鏈上的狀態(tài)信息；所述D觸發(fā)器用于對所述狀態(tài)信息進行鎖存；所述多路選擇器分別選擇所述上升沿的狀態(tài)信息和下降沿的狀態(tài)信息，使之分別輸入所述譯碼單元。
[0011]根據(jù)本發(fā)明的【具體實施方式】，所述細時間測量單元還包括探測電路，其連接于所述多路選擇器的選擇控制端，用于識別所述上升沿的狀態(tài)信息和下降沿的狀態(tài)信息，以對多路選擇器的輸出進行控制。
[0012]根據(jù)本發(fā)明的【具體實施方式】，所述探測電路包括一個反相器、一個D觸發(fā)器和一個兩輸入與門，其中，所述與門的一個輸入端連接于D觸發(fā)器的輸出端，另一端連接輸入信號；所述D觸發(fā)器的一個輸入端連接所述反相器的輸出端，另一輸入端連接時鐘信號；所述反相器的輸出端為所述輸入信號。
[0013]本發(fā)明具有結(jié)構(gòu)簡單、成本低、精度高等優(yōu)點，能夠在單個電子學(xué)通道上同時實現(xiàn)信號前、后沿時間的高精度測量，從而獲得信號脈寬的大小。其優(yōu)點包括:
[0014]—、使得單通道上實現(xiàn)信號脈寬測量成為可能，極大地提高了系統(tǒng)時間測量的通道數(shù)和集成度。
[0015]二、能夠?qū)崿F(xiàn)對信號前、后沿的自動識別和測量，大大降低了該方法應(yīng)用、實現(xiàn)的復(fù)雜度和成本。
[0016]三、本發(fā)明基于FPGA實現(xiàn)，具有普適性和易用性，能夠適用各種對信號脈寬進行高精度測量的應(yīng)用領(lǐng)域，并能更好地與數(shù)據(jù)讀出相融合，具有廣泛的應(yīng)用前景。
【附圖說明】
[0017]圖1是Xilinx FPGA中Slice資源底層具體結(jié)構(gòu)圖；
[0018]圖2是本發(fā)明的信號前、后沿測量原理圖；
[0019]圖3是本發(fā)明的單通道底層延遲鏈實現(xiàn)示意圖；
[0020]圖4是本發(fā)明的基于“粗細”結(jié)構(gòu)TDC的單通道脈寬測量結(jié)構(gòu)圖；
[0021]圖5是本發(fā)明的信號沿變探測電路。
【具體實施方式】
[0022]本發(fā)明提出在FPGA中的實現(xiàn)單通道高精度信號脈寬的測量方法，其基本思想是在單個電子學(xué)通道上同時進行信號前沿、后沿的時間測量。現(xiàn)代基于FPGA的時間測量技術(shù)，為了提高精度，常使用時間內(nèi)插的方法。由于FPGA內(nèi)部資源的特性，其芯片底層的進位鏈被用來作為內(nèi)插延遲鏈的基本單元。因此，要進行單通道上信號脈寬的高精度測量，首先要解決的就是延遲鏈的構(gòu)建方式。
[0023]圖1表示的是Xilinx Virtex_5及之后系列的FPGA中Slice資源的內(nèi)部具體結(jié)構(gòu)，虛線框內(nèi)是包含有進位鏈的CARRY4原語模塊。它分為4個bit (C00?C03，00?03)，每個bit含有一個多路選擇器(MUX)和一個異或門(XOR) ,MUX的輸出對應(yīng)于CO端，XOR的輸出對應(yīng)于O端；它共有9個端口，分別是Cout、COO?C03和00?03，其中CO和O輸出端后面對應(yīng)有一個D觸發(fā)器，可用于鎖存CO或O輸出的數(shù)據(jù)，但是在同一時間只有一個輸入(CO或O)可以被D觸發(fā)器鎖存，這可以由一個多路選擇器進行選擇；而Cout可以輸入到同列的下個鄰近Slice單元中的CARRY4的Cin端，從而構(gòu)成一條延遲鏈。
[0024]圖2顯示的是信號前、后沿測量的原理，當信號的上升沿到來時，各個CO輸出由‘0’跳變到‘I’ ；而為了構(gòu)成延遲連，MUX的選擇端口必須置為‘I’，將Cin通道導(dǎo)通，這樣XOR門的一個固定輸入為‘ I’，其另一輸入端與Cin相連，當信號的下降沿到來時，各個O輸出端也將由‘0’跳變到‘I’?；诖丝捎肅O輸出來探測信號上升沿，并對其時間進行測量，用O輸出來探測信號下降沿，并測量后沿時間。并且由于前、后沿的延遲鏈的狀態(tài)跳變是一致的，所以兩者的譯碼部分可以共用，這樣可以完全用一個TDC通道實現(xiàn)前沿時間測量和后沿時間測量。
[0025]為了保證上升沿