一種衛(wèi)星信號(hào)捕獲系統(tǒng)的制作方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及衛(wèi)星信號(hào)處理領(lǐng)域，尤其涉及一種衛(wèi)星信號(hào)捕獲系統(tǒng)。
【背景技術(shù)】
[0002] 目前，衛(wèi)星在國(guó)防、民用等領(lǐng)域都起到越來(lái)越重要的作用，衛(wèi)星信號(hào)的捕獲是對(duì)衛(wèi) 星進(jìn)行調(diào)試、維護(hù)、測(cè)試、應(yīng)用等都需要涉及的重要過(guò)程步驟，而衛(wèi)星信號(hào)捕獲的準(zhǔn)確度、捕 獲速度、抗干擾能力都是衛(wèi)星信號(hào)捕獲系統(tǒng)性能的重要指標(biāo)。
[0003] 現(xiàn)有的衛(wèi)星信號(hào)捕獲系統(tǒng)一般設(shè)有單獨(dú)的邏輯處理器，且存在信號(hào)捕獲過(guò)程中系 統(tǒng)資源占用率高，延時(shí)等待過(guò)程較多，運(yùn)算速度慢，信號(hào)捕獲精準(zhǔn)度差，信號(hào)捕獲穩(wěn)定性低。

【發(fā)明內(nèi)容】

[0004] 本發(fā)明的目的是通過(guò)對(duì)衛(wèi)星信號(hào)捕獲系統(tǒng)的改良設(shè)計(jì)，優(yōu)化信號(hào)傳輸及運(yùn)算流 程，減少衛(wèi)星信號(hào)捕獲過(guò)程中的系統(tǒng)資源占有率，減少延時(shí)等待，提高運(yùn)算速度，提升信號(hào) 捕獲的精準(zhǔn)度及穩(wěn)定性。
[0005] 本發(fā)明的技術(shù)方案為：一種衛(wèi)星信號(hào)捕獲系統(tǒng)：包括PNGEN偽碼生成模塊、PN碼 雙口RAM、C0RACC相關(guān)累加模塊、DDC下變頻模塊、下采樣模塊、乒乓RAM、FFT計(jì)算模塊、自 動(dòng)門(mén)限模塊、峰值檢測(cè)模塊、ACC累加模塊、FFTCARCAL并行載波搜索結(jié)果計(jì)算模塊、捕獲 判斷模塊、DATAPR0數(shù)據(jù)處理模塊、SCHCTL過(guò)程控制模塊、跟蹤模塊；所述PNGEN偽碼生成 模塊與PN碼雙口RAM之間信號(hào)連接，信號(hào)采樣頻率為100MHz，所述DDC下變頻模塊與下采 樣模塊之間信號(hào)連接，信號(hào)頻采樣率為100MHz，所述PN碼雙口RAM與C0RACC相關(guān)累加模 塊之間信號(hào)連接，信號(hào)采樣頻率為20. 46MHz，所述下采樣模塊與C0RACC相關(guān)累加模塊之間 信號(hào)連接，信號(hào)采樣頻率為20. 46MHz，所述下采樣模塊與乒乓RAM之間信號(hào)連接，信號(hào)采 樣頻率為20. 46MHz，所述C0RACC相關(guān)累加模塊與FFT計(jì)算模塊之間信號(hào)連接，信號(hào)采樣 頻率為200MHz，所述乒乓RAM與FFT計(jì)算模塊之間信號(hào)連接，信號(hào)采樣頻率為200MHz，所 述FFT計(jì)算模塊與峰值檢測(cè)模塊之間信號(hào)連接，信號(hào)頻采樣率為100MHz，所述峰值檢測(cè)模 塊與FFTCARCAL并行載波搜索結(jié)果計(jì)算模塊之間信號(hào)連接，信號(hào)頻采樣率為100MHz，所述 FFTCARCAL并行載波搜索結(jié)果計(jì)算模塊與DATAPR0數(shù)據(jù)處理模塊之間信號(hào)連接，信號(hào)采樣 頻率為100MHz，所述FFT計(jì)算模塊與ACC累加模塊之間信號(hào)連接，信號(hào)采樣頻率為100MHz， 所述ACC累加模塊與捕獲判斷模塊之間信號(hào)連接，信號(hào)采樣頻率為100MHz，所述捕獲模塊 與DATAPR0數(shù)據(jù)處理模塊之間信號(hào)連接，信號(hào)采樣頻率為100MHz。
[0006] 進(jìn)一步，所述PNGEN偽碼生成模塊輸出端采用雙口RAM進(jìn)行數(shù)據(jù)緩沖，內(nèi)部使用 100MHz時(shí)鐘進(jìn)行偽碼生成，每次生成雙口RAM容量大小的偽碼數(shù)據(jù)。
[0007] 進(jìn)一步，所述FFT計(jì)算模塊對(duì)輸入擴(kuò)頻調(diào)制信號(hào)進(jìn)行高速并行分析碼相位和高 速并行搜索多普勒頻率，所述FFT計(jì)算模塊包括核心計(jì)算模塊，所述核心計(jì)算模塊采用 XilinxIP核，輸入信號(hào)從本地偽碼，擴(kuò)頻調(diào)制信號(hào)和偽碼頻譜和擴(kuò)頻調(diào)制信號(hào)頻譜復(fù)乘中 選擇，通過(guò)狀態(tài)機(jī)控制碼相位搜索流程和多普勒并行搜索流程。
[0008] 進(jìn)一步，所述ACC累加模塊的相干和非相干累加次數(shù)可以通過(guò)外部動(dòng)態(tài)設(shè)置。
[0009] 進(jìn)一步，信號(hào)捕獲處理流程包括：
[0010] (l)PNGEN偽碼生成模塊以100MHz的速率生成本地偽碼進(jìn)入PN碼雙口RAM進(jìn)行緩 存；
[0011] ⑵偽碼緩存結(jié)束后FFT計(jì)算模塊以200MHz的運(yùn)算速度計(jì)算偽碼FFT并存入內(nèi)部 緩存器中；
[0012] (3)DDC下變頻模塊將直接接收AD采樣的8位輸入中頻信號(hào)進(jìn)行信號(hào)下變頻，濾波 后，進(jìn)入下采樣模塊使原來(lái)100MHz的中頻采樣頻率變速到20. 46MHz采樣頻率；
[0013] (4)信號(hào)以20. 46MHz采樣頻率進(jìn)入乒乓RAM緩存后以200MHz的速率進(jìn)入FFT計(jì) 算模塊進(jìn)行碼相位并行搜索，搜索后得到的相關(guān)峰譜進(jìn)入ACC累加模塊進(jìn)行相干非相干累 加后進(jìn)行捕獲判決，得出判決結(jié)果和碼相位位置信息；
[0014] (5)在流程⑷進(jìn)行的同時(shí)信號(hào)以20. 46MHz采樣頻率進(jìn)入C0RACC相關(guān)累加模塊， 與本地偽碼進(jìn)行相關(guān)操作，得到的結(jié)果輸入到FFT計(jì)算模塊中進(jìn)行傅里葉變換操作得到載 波多普勒頻率信息；
[0015] (6)"當(dāng)前相位"和"相位對(duì)齊信號(hào)"為信號(hào)捕獲系統(tǒng)的兩種相位輸出方式，當(dāng)捕獲 狀態(tài)為已捕獲時(shí)，其它信號(hào)有效："當(dāng)前相位"指示了當(dāng)前外部輸入信號(hào)的相位；"零相位信 號(hào)"指示了當(dāng)前外部輸入信號(hào)在該時(shí)刻的相位為〇,可以立即進(jìn)行跟蹤操作。
[0016] 本發(fā)明的有益效果在于：當(dāng)系統(tǒng)接收到外部觸發(fā)的開(kāi)始捕獲信號(hào)后，系統(tǒng)同時(shí)產(chǎn) 生本地偽碼和接受AD數(shù)據(jù)。
[0017]PNGEN偽碼生成模塊以100MHz的速率生成本地偽碼進(jìn)入PN碼雙口RAM進(jìn)行緩 存，由于偽碼的位寬只有l(wèi)bit，因此PN碼雙口RAM的深度可以取系統(tǒng)指標(biāo)中最大偽碼長(zhǎng)度 (10230)。偽碼緩存結(jié)束后FFT計(jì)算模塊以200MHz的運(yùn)算速度計(jì)算偽碼FFT并存入內(nèi)部緩 存器中，只要系統(tǒng)未完成捕獲（過(guò)程控制模塊沒(méi)有進(jìn)入到捕獲成功或者捕獲失敗狀態(tài)），偽 碼FFT的數(shù)據(jù)就一直存在FFT計(jì)算模塊內(nèi)部的緩存器中不被刷新，而且在之后的操作中也 不會(huì)重新計(jì)算偽碼FFT以節(jié)省系統(tǒng)運(yùn)算時(shí)間資源。
[0018] DDC下變頻模塊將直接接收AD采樣的8位輸入中頻信號(hào)進(jìn)行信號(hào)下變頻，濾波后， 進(jìn)入下采樣模塊使原來(lái)100MHz的中頻采樣頻率變速到20. 46MHz采樣頻率。
[0019] 下采樣后的信號(hào)分兩路至乒乓RAM和C0RACC相關(guān)累加模塊。信號(hào)以20. 46MHz采 樣頻率進(jìn)入乒乓RAM緩存后以200MHz的速率進(jìn)入FFT計(jì)算模塊進(jìn)行碼相位并行搜索。搜 索后得到的相關(guān)峰譜進(jìn)入累加模塊進(jìn)行相干非相干累加后進(jìn)行捕獲判決，得出判決結(jié)果和 碼相位位置信息。
[0020] 信號(hào)以20. 46MHz采樣頻率進(jìn)入C0RACC相關(guān)累加模塊后，與本地偽碼進(jìn)行相關(guān)操 作，得到的結(jié)果輸入到FFT計(jì)算模塊中進(jìn)行傅里葉變換操作得到載波多普勒頻率信息。以 上整個(gè)過(guò)程由SCHCTL過(guò)程控制模塊進(jìn)行協(xié)調(diào)，并輸出捕獲相關(guān)結(jié)果數(shù)據(jù)送至DATAPR0數(shù)據(jù) 處理模塊。
[0021] 系統(tǒng)隨時(shí)對(duì)外部跟蹤模塊輸出捕獲狀態(tài)信息，當(dāng)捕獲狀態(tài)為已捕獲時(shí)，其它信號(hào) 有效。"當(dāng)前相位"和"相位對(duì)齊信號(hào)"為兩種相位輸出方式："當(dāng)前相位"指示了當(dāng)前外部 輸入信號(hào)的相位；"零相位信號(hào)"指示了當(dāng)前外部輸入信號(hào)在該時(shí)刻的相位為0,可以立即 進(jìn)行跟蹤操作。
[0022] 由此實(shí)現(xiàn)優(yōu)化信號(hào)傳輸及運(yùn)算流程，減少衛(wèi)星信號(hào)捕獲過(guò)程中的系統(tǒng)資源占有 率，減少延時(shí)等待，提高運(yùn)算速度，提升信號(hào)捕獲的精準(zhǔn)度及穩(wěn)定性。
【附圖說(shuō)明】
[0023]圖1為本發(fā)明系統(tǒng)內(nèi)各模塊信號(hào)連接圖。
[0024] 圖2為本發(fā)明DDC下變頻模塊內(nèi)部結(jié)構(gòu)圖。
[0025] 圖3為本發(fā)明NC0模塊結(jié)構(gòu)框圖。
[0026] 圖4為本發(fā)明NC0波形示意圖。
[0027] 圖5為本發(fā)明PNGEN偽碼生成模塊的結(jié)構(gòu)框圖。
[0028] 圖6為本發(fā)明SRL16e模塊結(jié)構(gòu)示意圖。
[0029] 圖7為本發(fā)明基于SRL16e的PNGEN偽碼生成模塊發(fā)生器框圖。
[0030] 圖8為本發(fā)明FFT計(jì)算模塊內(nèi)部結(jié)構(gòu)框圖。
[0031] 圖9為本發(fā)明FFT計(jì)算模塊計(jì)算流程圖。
[0032]圖10為本發(fā)明FFT計(jì)算模塊狀態(tài)轉(zhuǎn)移圖。
[0033] 圖11為本發(fā)明FFT蝶形運(yùn)算示意圖。
[0034] 圖12為本發(fā)明四進(jìn)制蝶形計(jì)算示意圖。
[0035] 圖13為本發(fā)明二進(jìn)制蝶形計(jì)算示意圖。
[0036] 圖14為本發(fā)明流水線(xiàn)結(jié)構(gòu)計(jì)算示意圖。
[0037] 圖15為本發(fā)明ACC累加模塊內(nèi)部結(jié)構(gòu)框圖。
[0038] 圖16為本發(fā)明自動(dòng)門(mén)限載噪比45dBHz，數(shù)據(jù)率1000bps時(shí)完成累加后相關(guān)譜圖。
[0039] 圖17為本發(fā)明自動(dòng)門(mén)限模塊內(nèi)部結(jié)構(gòu)框圖。
[0040]圖18為本發(fā)明捕獲判斷模塊內(nèi)部結(jié)構(gòu)框圖。
[0041] 圖19為本發(fā)明捕獲判斷模塊捕獲門(mén)限選取示意圖。
[0042] 圖20為本發(fā)明FFTCARCAL并行載波搜索結(jié)果計(jì)算模塊內(nèi)部結(jié)構(gòu)框圖。
[0043] 圖21為本發(fā)明SCHCTL過(guò)程控制模塊流程圖。
[0044] 圖22為本發(fā)明SCHCTL過(guò)程控制模塊狀態(tài)轉(zhuǎn)移圖。
[0045] 圖23為本發(fā)明中頻頻率掃描搜索示意圖。
[0046] 圖24為本發(fā)明FPGA異步復(fù)位邏輯。
[0047] 圖25為本發(fā)明FPGA同步復(fù)位邏輯。
【具體實(shí)施方式】
[0048] 下面結(jié)合附圖對(duì)本發(fā)明的【具體實(shí)施方式】做出簡(jiǎn)要說(shuō)明。