專利名稱:結(jié)型場(chǎng)效應(yīng)晶體管電阻式差動(dòng)放大器的制作方法
本發(fā)明與差動(dòng)放大器的技術(shù)有關(guān)，特別是與工作在電阻區(qū)的結(jié)型場(chǎng)效應(yīng)晶體管放大器有關(guān)。
差動(dòng)放大器在此將作為電表的輸入級(jí)被描述;但是本發(fā)明可以應(yīng)用于其它方面，如測(cè)量電壓時(shí)呈現(xiàn)高輸入阻抗的放大器和測(cè)量電流時(shí)呈現(xiàn)低輸入偏壓電流或泄放電流的放大器。
差動(dòng)放大器經(jīng)常用于測(cè)量電壓和電流，并且經(jīng)常用在電表的輸入級(jí)。人們?cè)诩夹g(shù)上對(duì)于電表已十分了解，它通常主要用來測(cè)量直流電壓和電流，而且還包括許多參數(shù)的擴(kuò)展測(cè)量，如電阻或頁(yè)載的測(cè)量。對(duì)于電壓的測(cè)量，該儀表的顯著特點(diǎn)是具有高輸入電阻，其典型值在103到1015歐姆之間。這對(duì)于用普通數(shù)字伏特計(jì)(DVM)在可能引起過載的情況下測(cè)量具有高串連電阻電源的電壓來說是重要的。例如測(cè)量電化學(xué)電動(dòng)勢(shì)或PH值時(shí)，電表要有高輸入電阻。
當(dāng)電表用于測(cè)量電流時(shí)，它應(yīng)呈現(xiàn)非常低的輸入偏壓電流(泄放電流)，因?yàn)殡姳淼奈⑽才鄼n的電流分辨能力可以在fA(10-15A或aA10-18A)的范圍內(nèi)。電表微微安培檔的主要用途是靠跨接在與微微安培計(jì)串聯(lián)的電阻上的外加電壓來測(cè)量非常高的電阻，其阻值在1012到1016歐姆。
為了使電表的輸入級(jí)具有高輸入阻抗和低泄放電流，通常使用的輸入級(jí)由金屬-氧化物-半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)組成。金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管作為差動(dòng)放大器的輸入級(jí)，有時(shí)差動(dòng)放大器被當(dāng)作運(yùn)算放大器或者OP-AMP。在提供給伊朗國(guó)王的美國(guó)專利 3，654，468號(hào)中已有把MOSFET OP-AMP輸入級(jí)用于電表中的實(shí)例。具有這樣的輸入級(jí)的電表已呈現(xiàn)所希望的高輸入阻抗和低泄放(或輸入偏壓)電流。但是，由MOSFET晶體管所實(shí)現(xiàn)的高輸入阻抗主要取決于薄二氧化硅層或稱為柵絕緣層的絕緣特性。這樣的電路在呈現(xiàn)所希望的低輸入偏壓電流特性的同時(shí)，它還具有較差的過載特性，除非提供適當(dāng)?shù)谋Ｗo(hù)電路。例如，30伏或者更高的輸入電壓瞬變態(tài)可能引起柵絕緣層的擊穿或者破壞。另外，這種MOSFET晶體管常常需要精細(xì)的補(bǔ)償，溫度補(bǔ)償，共模抑制，噪聲以及偏壓電流選擇，而這些補(bǔ)償和選擇的效果可能是間歇式的，低效率的。
已知過去使用JFET晶體管代替MOSFET晶體管作為電表的輸入級(jí)。這樣的JFET晶體管連接在差動(dòng)放大器中，和MOSFET晶體管相比顯示了改進(jìn)的電壓特性，但輸入偏壓電流轉(zhuǎn)高，例如，高10倍。而MOSFET輸入的呈現(xiàn)低偏壓電流，其數(shù)量級(jí)小于5fA(5×10-5A)。另一方面，已知JFET輸入級(jí)在呈現(xiàn)非常好的電壓特性同時(shí)，其輸入偏壓電流達(dá)60fA。電表的輸入偏壓電流必須小于被測(cè)的輸入電流，這一點(diǎn)是非常重要的。對(duì)于已知JFET晶體管，象這樣大的輸入偏壓電流嚴(yán)重地限制了在電表中使用JFET輸入級(jí)的可能性。
因此，本發(fā)明的基本目的是提供用于電表中的JFET輸入級(jí)，其輸入級(jí)呈現(xiàn)高輸入阻抗并具有可以與上述MOSFET輸入級(jí)相匹敵的低泄放電流，而且不需要使用象MOSFET輸入級(jí)所要求的復(fù)雜的保護(hù)電路。
本發(fā)明進(jìn)一步目的是提供用于JFET差動(dòng)放大器的輸入級(jí)，其中具有接近先前技術(shù)的JFET源輸出電路的電壓特性和接近先前技術(shù)的MOSFET輸入級(jí)的輸入偏壓電流特性。
本發(fā)明進(jìn)一步目的是提供使用JFET晶體管的輸入級(jí)，該晶體管加置偏壓使其工作，以此減少柵溝道泄漏，并且主要以電壓控制電阻器的方式工作而不是如先前技術(shù)的JFET電源跟隨器那樣的電流源方式工作。因此，提供高抗撓性以防止過載和靜電放電所引起的損壞以及低壓噪聲和低偏置漂移，與此同時(shí)使輸入偏壓電流最佳化。
根據(jù)本發(fā)明，上述和其它的發(fā)明目的包括使用一對(duì)JFET晶體管作為差動(dòng)放大器的輸入級(jí)，和提供用于保持漏-源電壓(VDS)低于VGS-VGSOFF電壓的偏置電路，以便降低VOG和VGS，因而進(jìn)一步降低柵溝道泄漏。這樣，差動(dòng)連接的JFET晶體管工作在電阻區(qū)而不是漏電流-相對(duì)源電壓特性曲線的飽和區(qū)。該JFET晶體管以電壓控制電阻器的方式工作，而不是以柵-源電壓(VGS)電阻電流源的方式工作。
本發(fā)明上述和其它的目的和優(yōu)點(diǎn)從下列最佳方法的描述連同附圖變得更明顯了。附圖是本文中的一部分，其中圖1是本發(fā)明可采用的電表方框圖說明圖2是用于圖1電表中電表運(yùn)算放大器更詳盡的方框圖;
圖3是作為電壓測(cè)量電路的電表運(yùn)算放大器的示意圖;
圖4是作為電流測(cè)量電路的電表運(yùn)算放大器的示意圖;
圖5是先前技術(shù)的MOSFET輸入級(jí)的示意說明;
圖6是先前技術(shù)的JFET源輸出輸入級(jí)的示意說明;
圖7是根據(jù)本發(fā)明的JFET電阻放大器的示意說明;
圖8是以微安(uA)為單位的漏電流和以伏(V)為單位的漏-源電壓的關(guān)系曲線示意圖，這對(duì)本文中的發(fā)明進(jìn)行描述是有用的;
圖9是圖7的等放電路示意圖，對(duì)描述本發(fā)明是有用的;
圖10是根據(jù)本發(fā)明使用JFET輸入級(jí)的電表運(yùn)算放大器示意電路圖。
參見附圖，圖中的顯示僅僅用于說明最佳方法的目的，而不是限制于此。圖1說明了適用本發(fā)明中的電表使用的元件方框圖。它包括電表運(yùn)算放大器或OP-AMP10，用于接收來自試驗(yàn)電路的輸入信號(hào)和給出或是電流(以安培計(jì)方式)或者是電壓(以伏特計(jì)方式)的電壓形式的輸出引號(hào)。適當(dāng)?shù)姆答佋烷_關(guān)電路12用來確定該儀表是否用安培計(jì)或是伏特計(jì)。運(yùn)算放大器10的輸出電壓適用于模擬-數(shù)字轉(zhuǎn)換器14，其輸出電壓轉(zhuǎn)換成數(shù)字形式并且經(jīng)過編程微處理機(jī)16傳送到適當(dāng)?shù)娘@示器18。此外，可用一個(gè)鍵盤之類的裝置通過微處理機(jī)選擇反饋元件及開關(guān)電路12的工作狀態(tài)來確定該儀表的運(yùn)行方式，如伏特計(jì)方式或者安培計(jì)方式。
電表運(yùn)算放大器10，如圖2所示，包括輸入級(jí)20，增益級(jí)22和輸出級(jí)24。這里輸入級(jí)是關(guān)鍵點(diǎn)，它采用高輸入阻抗，低泄漏電流JFET差動(dòng)放大器。該放大器的輸出級(jí)接到增益級(jí)22上，例如可以采用集成電路運(yùn)算放大器以便得到高增益，低噪聲，低偏置源移和適當(dāng)?shù)念l率響應(yīng)特性。輸出級(jí)24提供必要的電壓和電流的一致性以實(shí)現(xiàn)該儀表各種測(cè)試功能。正是輸入級(jí)在大規(guī)模測(cè)量中決定電表的質(zhì)量，對(duì)此下列討論將涉及到。
首先考慮圖3中的簡(jiǎn)化圖，它顯示了電表運(yùn)算放大器10連接為電壓測(cè)量電路，其中輸入電壓Vin加在接地端和運(yùn)算放大器的正端或非倒相輸入端之間。只要增益非常高，如在100，000的數(shù)量級(jí)以上，輸出電壓Vout與輸入間的差動(dòng)成比例。
電表運(yùn)算放大器的電流測(cè)量方案在圖4中表示，其中輸入電Iin加在運(yùn)算放大器的倒相輸入端。通過反饋電阻RC，運(yùn)算放大器的輸出極連接到倒相輸入端。應(yīng)當(dāng)指出，運(yùn)算放大器的非倒相輸入端連接到地。如圖4所示，輸出電壓VouT是被測(cè)電流的代表值，它的誤差取決于輸入偏壓電流IBIAS的大小。因此，輸入偏壓電流應(yīng)加上安培計(jì)電路中的輸入電流Iin。所以，該偏壓電流IBIAS應(yīng)遠(yuǎn)遠(yuǎn)地小于任何被測(cè)電流。出于此原因，主要是電表的輸入級(jí)影響工作質(zhì)量，因?yàn)槿魏握`差將通過增益級(jí)和輸出級(jí)傳出去。
現(xiàn)在考慮圖5，它顯示了用于電表運(yùn)算放大器中先前技術(shù)的MOSFET輸入級(jí)。作為例子，這是上述用于給伊朗國(guó)王專利3，654，468號(hào)中電路的代表。該電路包括一對(duì)差動(dòng)連接的MOSFET晶體管30和32。這對(duì)MOSFET晶體管為一般型式，可以是P溝道型或是N溝道型。無論是哪種情況，其漏極都連接在一起共同成為漏偏置電壓VOO。其源極通過電阻器34、36連接成一點(diǎn)成為源電壓VSS。柵極為輸入端，源極為差動(dòng)輸出端。由于MOSFET差動(dòng)放大器在過載條件下很敏感，因此提供輸入保持電路40，如上文討論的在美國(guó)給伊朗國(guó)王3，654，468號(hào)專利中所使用的電路一樣。如圖5所示的MOSFET差動(dòng)放大器，對(duì)電表運(yùn)算放大器的輸入級(jí)提供所希望的低輸入偏壓電流和高輸入阻抗。然而，此電路需要輸入保護(hù)電路40，它是精心設(shè)計(jì)的實(shí)際電路。該保護(hù)電路會(huì)影響電壓和時(shí)間響應(yīng)。
在工作中，MOSFET差動(dòng)放大器工作在已知的電流-電壓特性曲線的飽和區(qū)，這將在下面討論。在這種情況下，漏極對(duì)源極電壓VOS保持在一個(gè)水平上以便使它大于VGS-VGSOFF，其中VGSOFF是當(dāng)制造商所制定的漏電流基本為零時(shí)，柵級(jí)對(duì)源極電壓的值。其典型值1到10毫微安(nA)。
參見圖6，它表示已知先前技術(shù)的作為電表運(yùn)算放大器輸入級(jí)的JFET源極輸出差動(dòng)放大器。它可以是N型溝道或者是P型溝道，在圖6中沒有顯示極性，它說明兩種類型都可以使用。該電路包括一對(duì)JFET晶體管50和52，它們的漏極連接在一起，共同形成漏偏置電壓VOO。其柵極用作接收差動(dòng)輸入，并且在晶體管50的柵極電路上有一電流限制電阻器54，以限制過載時(shí)柵到源的電流。其源極通過負(fù)載電阻56和58連接在一起成為源極電壓VSS。如圖所示，從源極到差動(dòng)輸出。
JFET差動(dòng)放大器的工作特點(diǎn)是源極輸出，因?yàn)槁O到源極電壓VDS大于VGs-WGSOFF。JFET晶體管起與柵源電壓VGS成比例的電流源作作用。由此當(dāng)輸入的柵電壓變化時(shí)，漏電流是不平衡的，該不平衡通過源電阻器56和58被放大并產(chǎn)生差動(dòng)輸出。該JFET差動(dòng)放大器對(duì)于圖5中MOSFET放大器來說在電壓特性上有許多改進(jìn)。JFET放大器提高了對(duì)于過載或靜電放電造成損壞的抗撓性，并且降低了噪聲，改善了對(duì)溫度和時(shí)間變化補(bǔ)償?shù)姆€(wěn)定性。但其缺點(diǎn)是JFET的輸入偏壓電流特性在數(shù)值上比MOSFET高得多，例如其輸入偏壓電流在數(shù)值上高10倍。
已經(jīng)討論了有關(guān)圖5和圖6中電表輸入級(jí)的先前技術(shù)的實(shí)施，現(xiàn)在來看根據(jù)本發(fā)明構(gòu)成的和圖7中所示的JFET電阻式差動(dòng)放大器。圖8表示漏電流對(duì)漏源電壓的特性曲線，圖9表示JFET電阻差動(dòng)放大器的等效電路。
JFET電阻差動(dòng)放大器結(jié)構(gòu)上的主要特征與JFET源極輸出放大器類似，即漏-源電壓VDS數(shù)值小于電壓VGs-VGSOFF。該電路包括一對(duì)JFET晶體管60和62，其漏極連接在一起共同形成漏偏置電壓VOO。電流限制電阻器64連接到晶體管60的柵極上，并且把差動(dòng)輸入加到該柵極上。源極通過負(fù)載電阻器66和68連接到通向電壓VSS的中點(diǎn)。
雖然圖6和圖7中的電路在結(jié)構(gòu)上是相似的，但是應(yīng)該著重指出，圖7中漏-源電壓VDS小于VGs-VGSOFF。因此，圖7中的JFET晶體管不象圖6中那樣的電流源與VGS成比例，而且如圖9中的等效電路那樣的橋式電壓控制電阻器。降低漏源電壓VDS使之低于VGS-VGSOFF，就會(huì)導(dǎo)致隨著VDG和VGS變化而減少柵溝道泄漏。
現(xiàn)在來看圖8，它表示了一個(gè)JFET晶體管在各種柵對(duì)源電壓V情況下，漏電流對(duì)漏-源電壓的工作曲線。如圖8所示，這里有兩個(gè)明顯不同的工作區(qū);即電阻區(qū)和飽和區(qū)，它們由所示的虛線70分開。在此例中，電阻區(qū)72在虛線的左邊，飽和區(qū)74在虛線70的右邊。該特性曲線包括76、78、80和82，分別表示柵-源電壓VGSOV，-0.1V，-0.2V和-0.5V。虛線70可以定義為VDS＝VGS-VGSOFF只要漏-源電壓VDS大于VGS-VGSOFF，該晶體管就以電流源方式工作，其值取決于VGS。如圖6所示這是JFET晶體管的正常工作區(qū)。
曲線76-82與虛線相交的每一點(diǎn)被認(rèn)為是柵源電壓在相應(yīng)電壓水平上的夾斷電壓VP。當(dāng)VGS＝VGSOFF時(shí)，漏電流I0基本上在額定的近似零內(nèi)(1.0到10毫微安nA)。該漏電流Io如曲線84所標(biāo)，其VGSOFF在-1.27V的水平上。
當(dāng)圖7中的電路加上漏-源電VDS并且其值小于VGS-VGSOFF電壓時(shí)，JFET晶體管工作在圖8特性曲線的區(qū)域72內(nèi)，并且作為電阻器，其阻值取決于柵-源電壓VGS。圖7-10中的柵-源電壓遠(yuǎn)遠(yuǎn)小于VGSOFF的絕對(duì)值。在等效電路中，JFET溝道電阻被視為可變電阻器RDS1和RDS2分別代表JFET電阻器60和62，工作在特性曲線電阻區(qū)72內(nèi)。電阻RDS等于Io除VGs。如果輸入信號(hào)VGS變化，將引起溝道電阻RDS的變化。出于這個(gè)原因，電橋臂必須匹配好。這樣，電阻66和68相互匹配并且作為電橋的固定臂，每個(gè)電阻器的阻值是JFET溝道電阻的20倍。即然JFET可加置非常低的柵對(duì)溝道電壓，電橋供電對(duì)于JFET的柵極應(yīng)是自舉的。當(dāng)該電路作為具有反饋的運(yùn)算放大器的輸入級(jí)時(shí)，正相和反相輸入端的兩個(gè)柵極實(shí)際上將保持同一個(gè)電壓。除了必需變化運(yùn)算放大器輸出而增大柵電壓的改變量外，電橋幾乎一直保持偏置在相同的工作點(diǎn)上，其變化值通常幾百微伏或更小。從下述方程中能夠計(jì)算出VDS和JFET的增益，方程(1)和方程(2)如下VDS=IDKIDSS(VGSOFF)2VGSOFF- VGS+IDRS]]>其中RS＝溝道串連電阻，K取決于所用的特定的器件(K值大約1.5)以及，增益＝ (ID)/((KIDSS)) ((VGSOFF)2)/((VGSOFF-VGS)2)方程(1)和(2)對(duì)于實(shí)現(xiàn)本發(fā)明，確保柵溝道結(jié)在所有工作條件下呈反偏置以及確定電路的增益是重要的。由于第二級(jí)誤差影電路的總誤差，所以增益決定電路的級(jí)數(shù)。知道了泄漏電流的增大和增益的降低將隨偏壓點(diǎn)的不同而變動(dòng)后，就可以控制泄漏對(duì)電壓的誤差，為所用的電路確定最佳工作點(diǎn)。
電表運(yùn)算放大器的電路實(shí)施基于圖2中的方框圖，但關(guān)于圖7中所示的字合特征在圖10中顯示，并且包括輸入級(jí)20′，增益級(jí)22′和輸出級(jí)24′連同反饋和開關(guān)元件12′。輸入級(jí)20′是根據(jù)圖7構(gòu)成的，因此使用相似的符號(hào)標(biāo)記以區(qū)別類似的器件。這樣，JFET電阻放大器包括一對(duì)JFET晶體管60和62，其漏極連接在一起共同構(gòu)成漏偏置電壓VOD。源極通過相匹配的負(fù)載電阻66和68連接成為源偏置電壓VSS。輸入保護(hù)晶體管64連接在輸入端和晶體管60的柵極之間。兩個(gè)偏置電壓從直流電壓源V1A和V1B得到，每個(gè)是5伏自持裝置電源。源極偏置電壓VSS從直流電源V18的負(fù)端得到，漏極偏置電壓VDD從跨接電壓源V1A的電阻器85和86的結(jié)點(diǎn)上得到。在這種安排中，要分開電壓V1而選擇電阻以便VDD的值是0.4伏。JFET差動(dòng)放大器的差動(dòng)輸出從其源極得到，并加到如圖10中連接的運(yùn)算放大器87上，同時(shí)將其輸出作為控制引號(hào)加到NPN晶體管88的基極和PNP晶體管89的基極。當(dāng)運(yùn)算放大器87的輸出為正時(shí)，晶體管88導(dǎo)通。當(dāng)運(yùn)算放大器87的輸出端為負(fù)時(shí)，晶體管89導(dǎo)通。為允許電壓測(cè)量可達(dá)200伏，輸出級(jí)使用220伏直流電源V2A和V′2B。
反饋和開關(guān)網(wǎng)絡(luò)12′包括一個(gè)反饋電阻器90，它放置在電路中僅僅是為了當(dāng)開關(guān)92關(guān)閉時(shí)，測(cè)量電流，如圖所示。同樣在這種條件下，雙刀安-伏開關(guān)處于如圖所示的位置，以便測(cè)量電流時(shí)JFET62的柵極接地。
在圖10的實(shí)例中，源極或負(fù)載電阻器66和68是一組匹配的電阻器，其阻值各自為200K歐姆。它們建立的偏壓電流接近零點(diǎn)源移工作點(diǎn)，其值Io＝25微安。漏偏置電壓VDD建立在0.4伏，它保證源電壓VS1和源電壓VS2大于其100毫伏，以防止任何器件改變下的結(jié)的正向偏置。漏電壓VDD的選擇也提供0.24的最小增益，它決定了每攝氏度28.4微伏的最大源移和從0.1到10HZ之間內(nèi)9.8微伏峰-峰值的最大噪聲，以及提供JFET源極輸出中3.8到14倍的泄漏降低，如圖6所示。再者，圖10中的電路使輸入偏壓電流在23℃時(shí)達(dá)到5×10-15A。
有鑒于本發(fā)明連同最佳方法已被描述，不用說，可以進(jìn)行各種修正而不脫離本發(fā)明的精神和范圍，如附加的權(quán)利要求
所定義的。
CPEL85542786.11.2985106483勘誤表
勘誤表
權(quán)利要求
1.JFET差動(dòng)放大器，包括第一和第二JFET晶體管，其漏極連接在一起，第一和第二電阻器，它們分別連接到上述晶體管的源極并匯成一個(gè)結(jié)點(diǎn)，一個(gè)連接到上述晶體管柵極的輸入電路和一個(gè)連接到上述晶體管源極的輸出電路。為了通過上述電阻器給上述源極加偏置，對(duì)上述結(jié)點(diǎn)提供直流偏置電壓VSS的裝置，提供一直流漏極偏壓VDD至所說共同連接的漏極的裝置，其特征是上述偏置電壓供給裝置提供選定數(shù)值的電壓，以使上述JFET晶體管工作在漏電流ID一漏源電壓VDS特性曲線的電阻區(qū)，由此作為電壓控制的電阻器，其阻值隨柵一源電壓VGS的大小而變化。
2.如權(quán)利要求
1中所要求的，JFET差動(dòng)放大器其進(jìn)一步特征在于，上述偏置電壓供給裝置提供選定值的偏置電壓以便使每個(gè)JFET晶體管工作在其漏一源電壓VDS小于VGS-VGS OFF電壓的狀態(tài)下，其中VGS OFF是當(dāng)上述JFET晶體管額定基本上沒有漏電流時(shí)的柵對(duì)源電壓。
3.如權(quán)利要求
2中所要求的，JFET差動(dòng)放大器，其進(jìn)一步特征在于，上述第一和第二電阻器具有相等的電阻值。
4.如權(quán)利要求
3中所要求的，JFET差動(dòng)放大器，其進(jìn)一步特征在于，上述第一和第二電阻器的電阻分別大于上述第一和第二晶體管的溝道電阻。
5.如權(quán)利要求
4中所要求的，JFET差動(dòng)放大器其進(jìn)一步特征在于，每個(gè)上述第一和第二電阻器的電阻值是每個(gè)上述第一和第二晶體管溝道電阻值的二十倍。
專利摘要
這里JFET晶體管差動(dòng)放大器對(duì)電表運(yùn)算放大器來說作為輸入級(jí)，它呈現(xiàn)高輸入阻抗和低泄漏電流。此目的的實(shí)現(xiàn)是由給JFET晶體管加置偏壓使其工作在漏極電流——柵源電壓特性曲線的電阻區(qū)而不是飽和區(qū)。
文檔編號(hào)H03F3/45GK85106483SQ85106483
公開日1987年3月18日 申請(qǐng)日期1985年8月29日
發(fā)明者肯尼思·艾倫·賴德爾, 托馬斯·約瑟·梅戈 申請(qǐng)人:基思利儀器公司導(dǎo)出引文BiBTeX, EndNote, RefMan