技術(shù)總結(jié)
本發(fā)明涉及基于Virtex架構(gòu)的FPGA芯片二倍線(xiàn)故障測(cè)試法，包括：配置邏輯單元將相鄰行或者相鄰列的二倍線(xiàn)連接起來(lái)，其中起始的配置邏輯單元將IO的輸入和二倍線(xiàn)的輸入連接起來(lái)，終止的配置邏輯單元將IO的輸出和二倍線(xiàn)的輸出連接起來(lái)；配置邏輯單元將東向(E2BEG)和西向(W2BEG)的二倍線(xiàn)首尾連接起來(lái)，或者將南向(S2BEG)和北向(N2BEG)的二倍線(xiàn)首尾連接起來(lái)。采用本發(fā)明的方法通過(guò)一次配置，可以進(jìn)行二倍線(xiàn)故障測(cè)試，提高測(cè)試效率和故障覆蓋率；經(jīng)過(guò)多次配置，還可以定位某行或某列的某根二倍線(xiàn)出現(xiàn)了故障。

技術(shù)研發(fā)人員：董宜平;李光;謝達(dá)
受保護(hù)的技術(shù)使用者：中國(guó)電子科技集團(tuán)公司第五十八研究所
文檔號(hào)碼：201610769422
技術(shù)研發(fā)日：2016.08.30
技術(shù)公布日：2017.02.22