用于監(jiān)測(cè)集成電路套刻精度的測(cè)試結(jié)構(gòu)的制作方法
【專利摘要】本實(shí)用新型提供一種用于監(jiān)測(cè)集成電路套刻精度的測(cè)試結(jié)構(gòu)，至少包括：設(shè)有第一、第二電阻的第一金屬層及位于其上方具有若干金屬通孔的絕緣層；位于所述兩個(gè)電阻間且首端連接所述兩個(gè)電阻的若干平行的第一、第二單元電阻；位于所述絕緣層上方的第二金屬層具有水平投影于所述單元電阻間的條形電阻；所述單元電阻與條形電阻在第一金屬層上投影間距呈遞增或遞減；所述兩個(gè)電阻及條形電阻一端連接焊盤；所述單元電阻末端接觸于所述金屬通孔且所述第一、第二單元電阻關(guān)于條形電阻在第一金屬層上的投影呈軸對(duì)稱或中心對(duì)稱；所述第一、第二單元電阻間的最小距離小于或等于所述條形電阻寬度。該測(cè)試結(jié)構(gòu)可有效監(jiān)測(cè)電路制造過程中的套刻精度，提高產(chǎn)品良率。
【專利說明】用于監(jiān)測(cè)集成電路套刻精度的測(cè)試結(jié)構(gòu)
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及集成電路制造【技術(shù)領(lǐng)域】，特別是涉及一種用于監(jiān)測(cè)集成電路套刻精度的測(cè)試結(jié)構(gòu)。
【背景技術(shù)】
[0002]半導(dǎo)體制造技術(shù)中的集成電路已經(jīng)從普通單一功能的分離器件演變成整合高密度多功能的集成電路；由最初的IC到隨后的大規(guī)模集成電路以及超大規(guī)模集成電路，直至今日的特大規(guī)模集成電路，器件的面積進(jìn)一步縮小，半導(dǎo)體芯片的集成度不斷提高，使得生產(chǎn)中各種元器件的三維結(jié)構(gòu)被分解為幾十層二維的光刻圖形。為了達(dá)到良好的器件性能，各個(gè)光刻圖形不但要有精準(zhǔn)的特征線寬尺寸，還要保證其層與層之間的精確對(duì)準(zhǔn)套刻精度。
[0003]在半導(dǎo)體制造過程中，現(xiàn)有的套刻精度監(jiān)測(cè)只能用于生產(chǎn)線上樣品的測(cè)試并得到一些晶圓允收測(cè)試(WAT)的數(shù)據(jù)。而當(dāng)現(xiàn)實(shí)中晶圓制造過程中其在生產(chǎn)線上中出現(xiàn)了異常時(shí)，很難有效地監(jiān)控到較小量的偏移，并且很難監(jiān)測(cè)到有多少個(gè)套刻偏移量。因此只靠收集一些WAT的測(cè)試數(shù)據(jù)很難說明晶圓在各個(gè)光刻過程中出現(xiàn)了多少個(gè)偏移以及各自的偏移量是多少。因此有必要提出一種新的用于監(jiān)測(cè)集成電路套刻精度的測(cè)試結(jié)構(gòu)。
實(shí)用新型內(nèi)容
[0004]鑒于以上所述現(xiàn)有技術(shù)的缺點(diǎn)，本實(shí)用新型的目的在于提供一種用于監(jiān)測(cè)集成電路套刻精度的測(cè)試結(jié)構(gòu)，用于解決現(xiàn)有技術(shù)中靠收集WAT測(cè)試數(shù)據(jù)而不能準(zhǔn)確反映各光刻層間較小偏移量和偏移個(gè)數(shù)的問題。
[0005]為實(shí)現(xiàn)上述目的及其他相關(guān)目的，本實(shí)用新型提供一種用于監(jiān)測(cè)集成電路套刻精度的測(cè)試結(jié)構(gòu)，所述測(cè)試結(jié)構(gòu)至少包括:
[0006]設(shè)有第一、第二電阻的第一金屬層以及位于所述第一金屬層上方且具有若干金屬通孔的絕緣層；
[0007]位于所述第一、第二電阻之間且首端分別對(duì)應(yīng)地連接于所述第一、第二電阻的若干彼此平行的第一、第二單元電阻；
[0008]位于所述絕緣層上方的第二金屬層；
[0009]所述第二金屬層具有水平投影于所述第一、第二單元電阻之間的條形電阻；
[0010]所述若干彼此平行的第一、第二單元電阻與所述條形電阻在所述第一金屬層上投影之間的距離分別呈遞增或遞減；
[0011]所述第一、第二電阻以及條形電阻一端分別對(duì)應(yīng)地連接用于測(cè)試的第一、第二、第
二焊盤；
[0012]所述若干金屬通孔分別投影于所述第一、第二單元電阻末端并與之接觸；
[0013]所述第一、第二單元電阻關(guān)于所述條形電阻在所述第一金屬層上的投影呈軸對(duì)稱或中心對(duì)稱分布；[0014]所述第一單元電阻與第二單元電阻之間的最小距離小于或等于所述條形電阻的覽度。
[0015]作為本實(shí)用新型的用于監(jiān)測(cè)集成電路套刻精度的測(cè)試結(jié)構(gòu)的一種優(yōu)選方案，所述第一、第二電阻的阻值相等。
[0016]作為本實(shí)用新型的用于監(jiān)測(cè)集成電路套刻精度的測(cè)試結(jié)構(gòu)的一種優(yōu)選方案，所述第一、第二單元電阻的阻值是所述第一、第二電阻阻值的至少100倍。
[0017]作為本實(shí)用新型的用于監(jiān)測(cè)集成電路套刻精度的測(cè)試結(jié)構(gòu)的一種優(yōu)選方案，所述第一、第二單元電阻與所述條形電阻在第一金屬層上投影之間的距離依次成等差數(shù)列。
[0018]作為本實(shí)用新型的用于監(jiān)測(cè)集成電路套刻精度的測(cè)試結(jié)構(gòu)的一種優(yōu)選方案，所述第一、第二單元電阻按其排列順序從第二個(gè)第一或第二單元電阻開始其阻值依次成等比數(shù)列且首個(gè)第一或第二單元電阻的阻值分別對(duì)應(yīng)地與所述第二個(gè)第一或第二單元電阻阻值相同。
[0019]作為本實(shí)用新型的用于監(jiān)測(cè)集成電路套刻精度的測(cè)試結(jié)構(gòu)的一種優(yōu)選方案，所述第一、第二單元電阻其內(nèi)部結(jié)構(gòu)為方波形結(jié)構(gòu)。
[0020]作為本實(shí)用新型的用于監(jiān)測(cè)集成電路套刻精度的測(cè)試結(jié)構(gòu)的一種優(yōu)選方案，所述第一、第二單元電阻的線寬為10納米至500納米。
[0021]作為本實(shí)用新型的用于監(jiān)測(cè)集成電路套刻精度的測(cè)試結(jié)構(gòu)的一種優(yōu)選方案，所述第一、第二電阻分別關(guān)于所述條形電阻呈軸對(duì)稱或中心對(duì)稱分布。
[0022]作為本實(shí)用新型的用于監(jiān)測(cè)集成電路套刻精度的測(cè)試結(jié)構(gòu)的一種優(yōu)選方案，所述第一、第二電阻分別與所述條形電阻平行。
[0023]作為本實(shí)用新型的用于監(jiān)測(cè)集成電路套刻精度的測(cè)試結(jié)構(gòu)的一種優(yōu)選方案，所述第一、第二電阻分別對(duì)應(yīng)地與所述第一、第二單元電阻呈垂直分布。
[0024]如上所述，本實(shí)用新型的用于監(jiān)測(cè)集成電路套刻精度的測(cè)試結(jié)構(gòu)，通過設(shè)置位于所述第一、第二電阻之間且首端分別對(duì)應(yīng)地連接于所述第一、第二電阻的若干彼此平行的第一、第二單元電阻，使得所述若干彼此平行的第一、第二單元電阻關(guān)于所述第二金屬層中水平投影于所述第一、第二單元電阻之間的條形電阻呈軸對(duì)稱或中心對(duì)稱分布，同時(shí)設(shè)置所述若干彼此平行的第一、第二單元電阻與所述條形電阻在所述第一金屬層上投影之間的距離分別呈遞增或遞減，具有以下有益效果:使得第二金屬層在發(fā)生套刻偏移時(shí)，所述條形電阻與兩組彼此平行的第一單元電阻或第二單元電阻中的任意一組中的任意一個(gè)第一單元電阻或第二單元電阻通過絕緣層中的金屬通孔連接，通過測(cè)量第一焊盤與第三焊盤、第二焊盤與第三焊盤之間的電流和電壓，計(jì)算出上述兩個(gè)焊盤之間的電阻。所述第一、第二單元電阻與所述條形電阻在所述第一金屬層上投影之間的距離與事先設(shè)置好的每個(gè)單元電阻阻值有一定的“電阻-距離”關(guān)系，將計(jì)算出的電阻阻值與所述“電阻-距離”關(guān)系中的電阻進(jìn)行比較，即可判斷出所述第二金屬層發(fā)生了多少偏移量以及偏移的方向。可有效的監(jiān)測(cè)每個(gè)光刻層之間的套刻精度，提高產(chǎn)片生產(chǎn)的良率。
【專利附圖】

【附圖說明】
[0025]圖1為本實(shí)用新型的一種用于監(jiān)測(cè)集成電路套刻精度的測(cè)試結(jié)構(gòu)的俯視示意圖。
[0026]圖2、圖3為圖1的兩種不同的剖面示意圖。[0027]圖4、圖5、圖6為本實(shí)用新型的另三種用于監(jiān)測(cè)集成電路套刻精度的測(cè)試結(jié)構(gòu)的俯視不意圖。
[0028]圖7為本實(shí)用新型的第一、第二單元電阻的內(nèi)部結(jié)構(gòu)示意圖。
[0029]元件標(biāo)號(hào)說明
[0030]IOa第一電阻
[0031]IOb第二電阻
[0032]Ila第一單元電阻
[0033]Ilb第二單元電阻
[0034]12a第一焊盤
[0035]12b第二焊盤[0036]12c第三焊盤
[0037]13a、13b 金屬通孔
[0038]14條形電阻
[0039]A第一金屬層
[0040]B絕緣層
[0041]C第二金屬層
【具體實(shí)施方式】
[0042]以下通過特定的具體實(shí)例說明本實(shí)用新型的實(shí)施方式，本領(lǐng)域技術(shù)人員可由本說明書所揭露的內(nèi)容輕易地了解本實(shí)用新型的其他優(yōu)點(diǎn)與功效。本實(shí)用新型還可以通過另外不同的【具體實(shí)施方式】加以實(shí)施或應(yīng)用，本說明書中的各項(xiàng)細(xì)節(jié)也可以基于不同觀點(diǎn)與應(yīng)用，在沒有背離本實(shí)用新型的精神下進(jìn)行各種修飾或改變。
[0043]請(qǐng)參閱圖1~圖7。需要說明的是，本實(shí)施例中所提供的圖示僅以示意方式說明本實(shí)用新型的基本構(gòu)想，遂圖式中僅顯示與本實(shí)用新型中有關(guān)的組件而非按照實(shí)際實(shí)施時(shí)的組件數(shù)目、形狀及尺寸繪制，其實(shí)際實(shí)施時(shí)各組件的型態(tài)、數(shù)量及比例可為一種隨意的改變，且其組件布局型態(tài)也可能更為復(fù)雜。
[0044]實(shí)施例一
[0045]如圖1所示，表示的是本實(shí)用新型的一種用于監(jiān)測(cè)集成電路套刻精度的測(cè)試結(jié)構(gòu)的俯視示意圖，圖2和圖3分別表示的是圖1沿AA’和BB’不同方向的剖面示意圖。其中圖2中的第一金屬層A設(shè)有如圖1所示的第一電阻IOa和第二電阻10b，所述第一電阻IOa和第二電阻IOb的內(nèi)部結(jié)構(gòu)相同，其內(nèi)部結(jié)構(gòu)為如圖6所示的方波形狀，該方波形狀的第一電阻或第二電阻的線寬為10納米至500納米。本實(shí)施例作為一種優(yōu)選方案，所述第一、第二電阻的阻值相等。同時(shí)可使得該第一、第二電阻的阻值為10歐姆至50歐姆。
[0046]所述第一電阻IOa和第二電阻IOb之間設(shè)有若干第一單元電阻Ila和第二單元電阻Ilb ;所述第一單元電阻Ila為彼此平行分布的若干高值電阻，并且該若干平行分布的高值電阻的首端分別連接于所述第一電阻IOa ;同樣，所述第二單元電阻Ilb也為彼此平行分布的若干高值電阻，并且該若干彼此平行分布的高值電阻的首端分別連接于所述第二電阻IOb ;作為本實(shí)施例的一種優(yōu)選方案,所述第一、第二單兀電阻相對(duì)所述第一電阻、第二電阻而言為高值電阻，其阻值是所述第一、第二電阻阻值的至少100倍。[0047]如圖2所示，位于所述第一金屬層A上方的是絕緣層B，所述絕緣層B設(shè)有若干金屬通孔13a或13b，如圖1所示，所述若干金屬通孔13a或13b分別對(duì)應(yīng)地投影于所述第一單元電阻Ila和第二單元電阻Ilb的末端位置，圖2中，所示的絕緣層B中的若干金屬通孔13a與所述第一金屬層中的第一單元電阻Ila的末端接觸；同樣，所述絕緣層B中的若干金屬通孔13b與所述第二金屬層中的第二單元電阻Ilb的末端接觸。
[0048]位于所述絕緣層B上方的是如圖3所示第二金屬層C，所述第二金屬層C具有一條形電阻14。本實(shí)施例中，由于所述第一電阻和所述第二電阻的阻值取值相同，因此，本實(shí)施例亦可使得所述條形電阻14的阻值同所述第一電阻和第二電阻的阻值相同。本實(shí)施例中所述條形電阻14的寬度可取值為20微米至50微米。如圖1所示，所述條形電阻14在所述第一金屬層A上的水平投影位于所述若干第一單元電阻Ila和若干第二單元電阻Ilb之間。
[0049]如圖1所示，本實(shí)施例中所述若干彼此平行的第一單元電阻Ila和若干彼此平行的第二單元電阻Ilb與所述條形電阻在所述第一金屬層上的投影之間的距離d分別呈遞增或遞減的規(guī)律變化。如圖1所示，所述彼此平行的第一單元電阻Ila和所述彼此平行的第二單元電阻Ilb關(guān)于所述條形電阻14呈中心對(duì)稱分布。
[0050]所述第一電阻IOa和所述第二電阻IOb關(guān)于所述條形電阻在所述第一金屬層上的投影的位置可以是任意的?？墒沟盟龅谝浑娮鐸Oa和所述第二電阻IOb關(guān)于所述條形電阻在所述第一金屬層上的投影的位置呈軸對(duì)稱或中心對(duì)稱分布。如圖1所示，所述第一電阻IOa和所述第二電阻IOb關(guān)于所述條形電阻在所述第一金屬層上的投影的位置為軸對(duì)稱分布，其中，圖1作為本實(shí)施例的一種優(yōu)選方式表不的是軸對(duì)稱分布中的平行分布方式，亦即所述第一電阻IOa和所述第二電阻IOb與所述條形電阻在所述第一金屬層上的投影平行。所述彼此平行的第一、第二單元電阻對(duì)應(yīng)地與所述第一、第二電阻的相對(duì)位置關(guān)系可以是任意的。作為本實(shí)施例的一種優(yōu)選方式，如圖1所示，所述第一、第二單元電阻對(duì)應(yīng)地與所述第一、第二電阻的相對(duì)位置亦可選擇為垂直分布。即所述第一、第二單元電阻分別垂直于與其連接的第一、第二電阻。
[0051]本實(shí)用新型的目的是監(jiān)測(cè)集成電路在制造過程中的套刻精度，也就是說，在集成電路制造過程中，第一金屬層中可能含有某些器件結(jié)構(gòu)，所述絕緣層已經(jīng)做好之后，利用光刻套準(zhǔn)需要將所述第二金屬層中的器件結(jié)構(gòu)與所述第一金屬層中的某些器件結(jié)構(gòu)對(duì)準(zhǔn)。本實(shí)用新型利用在所述第一金屬層中設(shè)計(jì)的第一、第二單元電阻與對(duì)準(zhǔn)過程中第二金屬層上的條形電阻發(fā)生接觸來監(jiān)測(cè)套刻精度。
[0052]如圖1所示，為了計(jì)算方便，將所述第一、第二單元電阻與所述條形電阻在第一金屬層上投影之間的距離依次設(shè)置為等差數(shù)列。即圖1中d為公差，其取值為定值，根據(jù)現(xiàn)有技術(shù)中所套刻的器件結(jié)構(gòu)參數(shù)的選取范圍，本實(shí)施例中d的取值范圍為5納米至20納米。由于本實(shí)施例所述第一單元電阻和所述第二單元電阻關(guān)于所述條形電阻在所述第一金屬層上的投影呈中心對(duì)稱分布，因此圖1中所示的第一單元電阻Ila和第二單元電阻Ilb中，其相鄰兩個(gè)單元電阻之間的長(zhǎng)度分別逐個(gè)遞減和遞增。所述第一單元電阻與所述第二單元電阻之間的最小距離可以選擇小于或等于所述條形電阻的寬度。作為本實(shí)施例的一種優(yōu)選方案，所述第一單元電阻與所述第二單元電阻之間的最小距離等于所述條形電阻的寬度。即如圖1中所示的第一單元電阻Ila從左向右數(shù)第一個(gè)單元電阻和所述條形電阻在所述第一金屬層上投影之間的距離為O，同樣，所述第二單元電阻Ilb從右向左數(shù)第一個(gè)單元電阻和所述條形電阻在所述第一金屬層上的投影之間的距離為O，如圖3所示，亦即所述第一或第二單元電阻的首個(gè)較長(zhǎng)的單元電阻剛好通過所述第一金屬層上方絕緣層中的金屬通孔與所述條形電阻14接觸。在所述第一單元電阻中，從首個(gè)單元電阻開始依次向右數(shù)，其他單元電阻與所述條形電阻在所述第一金屬層上投影之間的距離依次為2d、3d、4d……;所述第二單元電阻與所述條形電阻在所述第一金屬層上投影之間的距離亦如此。
[0053]本實(shí)用新型為使計(jì)算方便，所述第一、第二單元電阻按其排列順序從第二個(gè)第一或第二單元電阻開始其阻值依次成等比數(shù)列且首個(gè)第一或第二單元電阻的阻值分別對(duì)應(yīng)地與所述第二個(gè)第一或第二單元電阻阻值相同。若設(shè)R=1000Q,則所述第一單元電阻的首個(gè)單元電阻阻值可以設(shè)置為10R，從左向右依次排練的第二個(gè)、第三個(gè)……單元電阻阻值依次為10R、5R、2.5R……。即從左向右依次排練的第二個(gè)、第三個(gè)……單元電阻的阻值，其后一個(gè)是與其相鄰的前一個(gè)阻值的0.5倍。
[0054]如圖3所示，在形成所述第二金屬層C中的器件結(jié)構(gòu)時(shí)，若套刻不準(zhǔn)確，器件結(jié)構(gòu)發(fā)生漂移，則處在所述第二金屬層中的條形電阻14會(huì)向左或向右移動(dòng)，因此，該條形電阻14可能與圖3中一個(gè)或數(shù)個(gè)金屬通孔13a接觸，也可能與一個(gè)或數(shù)個(gè)所述金屬通孔13b接觸，從而條形電阻與所述第一金屬層A中的第一單元電阻Ila或第二單元電阻Ilb通過所述絕緣層中的金屬通孔連接起來。假設(shè)所述第一單元電阻一共有N個(gè)，所述條形電阻分別與所述第一單元電阻從左到右的首個(gè)單元電阻、前兩個(gè)單元電阻、前三個(gè)單元電阻……前N個(gè)單元電阻形成接觸，則所述條形電阻與所述第一電阻之間形成的并聯(lián)的第一單元電阻的總阻值分別為:10R、5R、2.5R……10R*0.5N_\如果以首個(gè)單元電阻與所述條形電阻剛好接觸的位置為基準(zhǔn)點(diǎn)，則與以上形成的一系列并聯(lián)后得到的電阻對(duì)應(yīng)的所述條形電阻漂移距離的變化范圍分別為:0~d、d~2d、2d~3d……(N-1) *d~N*d，因此形成“電阻-距離”關(guān)系；同樣，如果所述條形電阻向所述第二單元電阻Ilb的方向漂移，即與圖3中所示的金屬通孔13b形成一個(gè)或數(shù)個(gè)接觸，則所述條形電阻與所述第二單元電阻連接后形成的并聯(lián)后的單元電阻的阻值與形成一系列并聯(lián)后得到的電阻對(duì)應(yīng)的所述條形電阻漂移距離的變化范圍同上述情況一樣。
[0055]如圖1所示，所述第一電阻IOa的右端、第二電阻IOb的左端以及所述條形電阻的一端分別對(duì)應(yīng)地連接用于測(cè)試電流和電壓的第一焊盤12a、第二焊盤12b以及第三焊盤12c。當(dāng)所述套刻層中的器件結(jié)構(gòu)發(fā)生上述兩種情況的漂移時(shí)，分別測(cè)量第一焊盤12a與第三焊盤12c、第二焊盤12b與第三焊盤12c之間的電流和電壓，分別將該兩組電壓和電流做比值得出電阻阻值，該電阻阻值與上述兩種情況下的計(jì)算出的一系列并聯(lián)后電阻阻值作比較，即可得知與該電阻相對(duì)應(yīng)的所述條形電阻的漂移距離，因此亦可知所套刻層中器件結(jié)構(gòu)的漂移距離。
[0056]圖1說明了套刻層中器件結(jié)構(gòu)發(fā)生左右漂移的情況，若當(dāng)套刻層中器件結(jié)構(gòu)發(fā)生上下漂移時(shí)，則可將圖1所示的結(jié)構(gòu)旋轉(zhuǎn)90度放置，便可測(cè)出套刻層中器件結(jié)構(gòu)的上下漂移；一般情況下，事先不能得知所述套刻層中器件結(jié)構(gòu)會(huì)發(fā)生哪種漂移，其有可能是上下漂移，或左右漂移，或者左上、左下、右上、右下漂移當(dāng)中的任何一種，因此，通常將如圖1所示的結(jié)構(gòu)旋轉(zhuǎn)90度后得到的結(jié)構(gòu)與圖1所示的結(jié)構(gòu)結(jié)合起來一起放置在晶圓上，并且分別對(duì)應(yīng)地測(cè)出所述第一焊盤12a與第三焊盤12c、第二焊盤12b與第三焊盤12c之間的電流和電壓并計(jì)算出電阻阻值才能明確所述漂移究竟是哪種方向的漂移。
[0057]本實(shí)用新型之所以設(shè)置具有軸對(duì)稱分布或中心對(duì)稱分布的第一單元電阻和第二單元電阻是為了明確所套刻層中器件結(jié)構(gòu)的線寬的漂移，亦即如果當(dāng)器件結(jié)構(gòu)的線寬有漂移的時(shí)候，所述條形電阻的寬度同時(shí)向所述第一單元電阻和第二單元電阻的方向拓寬相同的寬度，因此，測(cè)量所述第一焊盤12a與第三焊盤12c、第二焊盤12b與第三焊盤12c之間電流和電壓都不為O并且得出的電阻阻值相同。由此即可判斷所述條形電阻發(fā)生了線寬漂移而不是上下或左右等其他漂移。本實(shí)施例亦可將所述第一單元電阻與第二單元電阻之間的最小距離設(shè)置為小于所述條形電阻的寬度。該設(shè)置與以上所述第一單元電阻與第二單元電阻之間的最小距離設(shè)置為等于所述條形電阻寬度的設(shè)置的不同之處只在于所計(jì)算得出并聯(lián)后的單元電阻的基準(zhǔn)點(diǎn)不同以及并聯(lián)后得到的電阻對(duì)應(yīng)的所述條形電阻漂移距離的變化范圍不同，除此以外，其他實(shí)施原理都相同。
[0058]實(shí)施例二
[0059]本實(shí)用新型的實(shí)施例一中所述的用于監(jiān)測(cè)集成電路套刻進(jìn)度的測(cè)試結(jié)構(gòu)為所述第一、第二單元電阻關(guān)于所述條形電阻呈中心對(duì)稱分布，同時(shí)作為一種優(yōu)選方案，所述第一、第二電阻關(guān)于所述條形電阻呈平行分布。除實(shí)施例一的結(jié)構(gòu)外，本實(shí)施例還可以將所述第一、第二單元電阻關(guān)于所述條形電阻設(shè)置為軸對(duì)稱分布，如圖4所示，表示的是所述第一、第二單元電阻關(guān)于所述條形電阻呈軸對(duì)稱分布，同時(shí)所述第一、第二電阻關(guān)于所述條形電阻呈平行分布。作為一種優(yōu)選方案，該實(shí)施例中將所述第一、第二單元電阻分別對(duì)應(yīng)地與所述第一、第二電阻的位置設(shè)置為垂直分布。除了上述與實(shí)施例一不同以外，其他是技術(shù)特征都與實(shí)施例一相同。
[0060]實(shí)施例三
[0061]如圖5所示，表示為所述第一、第二單元電阻關(guān)于所述條形電阻呈軸對(duì)稱分布的結(jié)構(gòu)示意圖，同時(shí)所述第一、第二電阻關(guān)于所述條形電阻亦呈軸對(duì)稱分布，同時(shí)所述第一、第二電阻與所述條形電阻成一定夾角。作為一種優(yōu)選方案，該實(shí)施例中將所述第一、第二單元電阻分別對(duì)應(yīng)地與所述第一、第二電阻的位置設(shè)置為垂直分布。除了上述技術(shù)特征與實(shí)施例二不同以外，其他是技術(shù)特征都與實(shí)施例一和實(shí)施例二相同。
[0062]實(shí)施例四
[0063]如圖6所示，表示為所述第一、第二單元電阻關(guān)于所述條形電阻呈中心對(duì)稱分布的結(jié)構(gòu)示意圖，同時(shí)所述第一、第二電阻關(guān)于所述條形電阻亦呈中心對(duì)稱分布，并且所述第一、第二電阻與所述條形電阻成一定夾角。作為一種優(yōu)選方案，該實(shí)施例中將所述第一、第二單元電阻分別對(duì)應(yīng)地與所述第一、第二電阻的位置設(shè)置為垂直分布。除了上述技術(shù)特征與實(shí)施例二不同以外，其他是技術(shù)特征都與實(shí)施例一、實(shí)施例二以及實(shí)施例三相同。
[0064]以上實(shí)施例一至實(shí)施例四中，所述第一、第二單元電阻分別對(duì)應(yīng)地與所述第一、第二電阻的位置為垂直分布。除所述該垂直分布方式以外，所述第一、第二單元電阻分別對(duì)應(yīng)地與所述第一、第二電阻的位置亦可為成一定角度的接觸分布方式，因此在所述第一、第二單元電阻分別對(duì)應(yīng)地與所述第一、第二電阻的位置成一定角度的接觸分布方式基礎(chǔ)之上還可以分別形成與以上四個(gè)實(shí)施例的其他技術(shù)特征相同的新的四個(gè)新的實(shí)施例。因此本實(shí)用新型所述的以上形成的所有實(shí)施例均在本實(shí)用新型所要求保護(hù)的范圍之內(nèi)。
[0065]綜上所述，本實(shí)用新型的用于監(jiān)測(cè)集成電路套刻精度的測(cè)試結(jié)構(gòu)，當(dāng)套刻層發(fā)生套刻偏移時(shí)，所述條形電阻與兩組彼此平行的第一單元電阻或第二單元電阻中的任意一組中的任意一個(gè)第一單元電阻或第二單元電阻通過絕緣層中的金屬通孔連接，通過測(cè)量第一焊盤與第三焊盤、第二焊盤與第三焊盤之間的電流和電壓，計(jì)算出上述兩個(gè)焊盤之間的電阻。將計(jì)算出的電阻阻值與所述“電阻-距離”關(guān)系中的電阻進(jìn)行比較，即可判斷出所述第二金屬層發(fā)生了多少偏移量以及偏移的方向。可有效的監(jiān)測(cè)每個(gè)光刻層之間的套刻精度，提高產(chǎn)片生產(chǎn)的良率。所以，本實(shí)用新型有效克服了現(xiàn)有技術(shù)中的種種缺點(diǎn)而具高度產(chǎn)業(yè)利用價(jià)值。
[0066] 上述實(shí)施例僅例示性說明本實(shí)用新型的原理及其功效，而非用于限制本實(shí)用新型。任何熟悉此技術(shù)的人士皆可在不違背本實(shí)用新型的精神及范疇下，對(duì)上述實(shí)施例進(jìn)行修飾或改變。因此，舉凡所屬【技術(shù)領(lǐng)域】中具有通常知識(shí)者在未脫離本實(shí)用新型所揭示的精神與技術(shù)思想下所完成的一切等效修飾或改變，仍應(yīng)由本實(shí)用新型的權(quán)利要求所涵蓋。
【權(quán)利要求】
1.一種用于監(jiān)測(cè)集成電路套刻精度的測(cè)試結(jié)構(gòu)，其特征在于，所述用于監(jiān)測(cè)集成電路套刻精度的測(cè)試結(jié)構(gòu)至少包括: 設(shè)有第一、第二電阻的第一金屬層以及位于所述第一金屬層上方且具有若干金屬通孔的絕緣層； 位于所述第一、第二電阻之間且首端分別對(duì)應(yīng)地連接于所述第一、第二電阻的若干彼此平行的第一、第二單元電阻； 位于所述絕緣層上方的第二金屬層； 所述第二金屬層具有水平投影于所述第一、第二單元電阻之間的條形電阻； 所述若干彼此平行的第一、第二單元電阻與所述條形電阻在所述第一金屬層上投影之間的距離分別呈遞增或遞減； 所述第一、第二電阻以及條形電阻一端分別對(duì)應(yīng)地連接用于測(cè)試的第一、第二、第三焊盤； 所述若干金屬通孔分別投影于所述第一、第二單元電阻末端并與之接觸； 所述第一、第二單元電阻關(guān)于所述條形電阻在所述第一金屬層上的投影呈軸對(duì)稱或中心對(duì)稱分布； 所述第一單元電阻與第二單元電阻之間的最小距離小于或等于所述條形電阻的寬度。
2.根據(jù)權(quán)利要求1所述的用于監(jiān)測(cè)集成電路套刻精度的測(cè)試結(jié)構(gòu)，其特征在于:所述第一、第二電阻的阻值相等。
3.根據(jù)權(quán)利要求2所述的用于監(jiān)測(cè)集成電路套刻精度的測(cè)試結(jié)構(gòu)，其特征在于:所述第一、第二單元電阻的阻值是所述第一、第二電阻阻值的至少100倍。
4.根據(jù)權(quán)利要求1所述的用于監(jiān)測(cè)集成電路套刻精度的測(cè)試結(jié)構(gòu)，其特征在于:所述第一、第二單元電阻與所述條形電阻在第一金屬層上投影之間的距離依次成等差數(shù)列。
5.根據(jù)權(quán)利要求1所述的用于監(jiān)測(cè)集成電路套刻精度的測(cè)試結(jié)構(gòu)，其特征在于:所述第一、第二單元電阻按其排列順序從第二個(gè)第一或第二單元電阻開始其阻值依次成等比數(shù)列且首個(gè)第一或第二單元電阻的阻值分別對(duì)應(yīng)地與所述第二個(gè)第一或第二單元電阻阻值相同。
6.根據(jù)權(quán)利要求1所述的用于監(jiān)測(cè)集成電路套刻精度的測(cè)試結(jié)構(gòu)，其特征在于:所述第一、第二單元電阻其內(nèi)部結(jié)構(gòu)為方波形結(jié)構(gòu)。
7.根據(jù)權(quán)利要求1所述的用于監(jiān)測(cè)集成電路套刻精度的測(cè)試結(jié)構(gòu)，其特征在于:所述第一、第二單元電阻的線寬為10納米至500納米。
8.根據(jù)權(quán)利要求1所述的用于監(jiān)測(cè)集成電路套刻精度的測(cè)試結(jié)構(gòu)，其特征在于:所述第一、第二電阻分別關(guān)于所述條形電阻呈軸對(duì)稱或中心對(duì)稱分布。
9.根據(jù)權(quán)利要求8所述的用于監(jiān)測(cè)集成電路套刻精度的測(cè)試結(jié)構(gòu)，其特征在于:所述第一、第二電阻分別與所述條形電阻平行。
10.根據(jù)權(quán)利要求8或9所述的用于監(jiān)測(cè)集成電路套刻精度的測(cè)試結(jié)構(gòu)，其特征在于:所述第一、第二電阻分別對(duì)應(yīng)地與所述第一、第二單元電阻呈垂直分布。
【文檔編號(hào)】G01B7/02GK203707088SQ201420042194
【公開日】2014年7月9日 申請(qǐng)日期:2014年1月22日 優(yōu)先權(quán)日:2014年1月22日
【發(fā)明者】劉良, 柳會(huì)雄 申請(qǐng)人:中芯國(guó)際集成電路制造(北京)有限公司