具有預(yù)失真功能的線性調(diào)頻信號(hào)發(fā)生器的制造方法
【專利摘要】本發(fā)明提供了一種具有預(yù)失真功能的線性調(diào)頻信號(hào)發(fā)生器。該線性調(diào)頻信號(hào)發(fā)生器包括：FPGA單元，用于產(chǎn)生相位預(yù)失真的數(shù)字線性調(diào)頻信號(hào)，并將其經(jīng)過幅度預(yù)失真處理，產(chǎn)生兩路正交的幅相預(yù)失真數(shù)字線性調(diào)頻信號(hào)；數(shù)模轉(zhuǎn)換單元，與FPGA單元的輸出端相連接，用于將幅相預(yù)失真后的兩路正交的數(shù)字線性調(diào)頻信號(hào)轉(zhuǎn)換成為兩路正交的離散模擬線性調(diào)頻信號(hào)；以及濾波單元，與數(shù)模轉(zhuǎn)換單元相連接，用于濾除上述兩路正交的離散模擬線性調(diào)頻信號(hào)中預(yù)設(shè)頻率范圍之外的頻率成分，得到連續(xù)的兩路正交的模擬線性調(diào)頻信號(hào)。本發(fā)明通過幅相預(yù)失真處理，能夠補(bǔ)償模擬電路對(duì)線性調(diào)頻信號(hào)產(chǎn)生的非線性影響，保證最終可以得到高質(zhì)量的線性調(diào)頻信號(hào)。
【專利說明】具有預(yù)失真功能的線性調(diào)頻信號(hào)發(fā)生器

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及電子行業(yè)電子元器件【技術(shù)領(lǐng)域】，尤其涉及一種具有預(yù)失真功能的線性 調(diào)頻信號(hào)發(fā)生器。

【背景技術(shù)】
[0002] 線性調(diào)頻信號(hào)指信號(hào)的頻率與時(shí)間成線性關(guān)系，它采用相位調(diào)制和脈沖壓縮技術(shù) 達(dá)到降低發(fā)射機(jī)峰值功率，提高雷達(dá)作用距離。這個(gè)優(yōu)點(diǎn)使其在合成孔徑雷達(dá)領(lǐng)域得到廣 泛的應(yīng)用，如何產(chǎn)生線性調(diào)頻信號(hào)成為理論和工程研究的熱點(diǎn)。
[0003] 傳統(tǒng)的線性調(diào)頻信號(hào)產(chǎn)生方法有兩種：數(shù)字波形直接合成器和數(shù)字波形存儲(chǔ)直讀 法，它們的優(yōu)缺點(diǎn)如下：
[0004] 1)數(shù)字波形直接合成器（Direct Digital Synthesis-DDS)能夠以最小的硬件代 價(jià)產(chǎn)生高質(zhì)量的任意長度單脈沖線性調(diào)頻脈沖，但是不能夠?qū)Σㄐ芜M(jìn)行預(yù)失真；
[0005] 2)基于數(shù)模轉(zhuǎn)換器（Digital to Analog Convertor-DAC)的數(shù)字波形存儲(chǔ)直讀 法。數(shù)字波形存儲(chǔ)直讀法預(yù)先將數(shù)字波形存儲(chǔ)在ROM (Read Only Memory-ROM)中，然后在 PRF(Pulse Repeat Frequency-PRF)的控制下，從ROM中讀出波形，經(jīng)過一系列的合成處理， 得到高速的數(shù)據(jù)流，送給DAC進(jìn)行轉(zhuǎn)換，得到模擬基帶信號(hào)。該方法的優(yōu)點(diǎn)是可以產(chǎn)生任意 波形，并且能夠?qū)Σㄐ芜M(jìn)行預(yù)失真。但是缺點(diǎn)為：設(shè)計(jì)復(fù)雜，研制周期長。特別是當(dāng)FPGA內(nèi) 部的存儲(chǔ)資源無法滿足產(chǎn)生大帶寬和大脈寬信號(hào)所需要的大容量空間時(shí)，就需要擴(kuò)展FIFO 或者DRAM。FIFO使用簡單，但是其容量小，成本高，需要擴(kuò)展多片才能夠滿足要求；DRAM速 度快、容量大，缺點(diǎn)是只有一個(gè)端口，控制時(shí)序很復(fù)雜。另外通過擴(kuò)展存儲(chǔ)器的方法帶來了 電路板的尺寸、功耗和成本的增加。
[0006] 因此，在傳統(tǒng)的波形存儲(chǔ)直讀法中，受限于FPGA內(nèi)部有限的存儲(chǔ)器資源，需要擴(kuò) 展存儲(chǔ)器滿足產(chǎn)生長脈沖信號(hào)的需要。擴(kuò)展大容量高速DRAM帶來的問題有：（1)信號(hào)質(zhì)量 差；⑵為了滿足高速DAC的轉(zhuǎn)換速度要求，需要DRAM的數(shù)量多；(3)與FPGA之間的連線 多，占用大量10資源；(4)DRAM的控制復(fù)雜，特別是需要實(shí)現(xiàn)雙端口；（5)結(jié)構(gòu)復(fù)雜、面積和 功耗都比較大，由此帶來的成本也很高。


【發(fā)明內(nèi)容】

[0007] (一）要解決的技術(shù)問題
[0008] 鑒于上述技術(shù)問題，本發(fā)明提供了一種具有預(yù)失真功能的線性調(diào)頻信號(hào)發(fā)生器， 以滿足合成孔徑雷達(dá)對(duì)基帶信號(hào)源提出的小型化、能夠進(jìn)行預(yù)失真、能夠產(chǎn)生大脈沖寬度 線性調(diào)頻信號(hào)的要求。
[0009] (二）技術(shù)方案
[0010] 本發(fā)明具有預(yù)失真功能的線性調(diào)頻信號(hào)發(fā)生器包括：FPGA單元，用于根據(jù)目標(biāo)線 性調(diào)頻信號(hào)的時(shí)寬和帶寬，在外觸發(fā)信號(hào)的控制下產(chǎn)生相位預(yù)失真的數(shù)字線性調(diào)頻信號(hào)， 并將其經(jīng)過幅度預(yù)失真處理，幅相預(yù)失真后產(chǎn)生兩路正交的數(shù)字線性調(diào)頻信號(hào)；數(shù)模轉(zhuǎn)換 單元，與FPGA單元的輸出端相連接，用于將幅相預(yù)失真后的兩路正交的數(shù)字線性調(diào)頻信號(hào) 轉(zhuǎn)換成為兩路正交的離散模擬線性調(diào)頻信號(hào)；以及濾波單元，與數(shù)模轉(zhuǎn)換單元相連接，用于 濾除上述兩路正交的離散模擬線性調(diào)頻信號(hào)中預(yù)設(shè)頻率范圍之外的頻率成分，得到連續(xù)的 兩路正交的模擬線性調(diào)頻信號(hào)。
[0011] (三）有益效果
[0012] 從上述技術(shù)方案可以看出，本發(fā)明具有預(yù)失真功能的線性調(diào)頻信號(hào)發(fā)生器具有以 下有益效果：
[0013] (1)能夠?qū)硐刖€性調(diào)頻信號(hào)進(jìn)行預(yù)失真；
[0014] 通過對(duì)瞬時(shí)相位加預(yù)失真的相位數(shù)據(jù),對(duì)瞬時(shí)幅度乘以預(yù)失真的幅度數(shù)據(jù)的方式 實(shí)現(xiàn)對(duì)理想線性調(diào)頻信號(hào)的幅相預(yù)失真，通過幅相預(yù)失真處理，能夠補(bǔ)償模擬電路對(duì)線性 調(diào)頻信號(hào)產(chǎn)生的非線性影響，保證最終可以得到高質(zhì)量的線性調(diào)頻信號(hào)。
[0015] (2)相比傳統(tǒng)波形存儲(chǔ)直讀法，能夠產(chǎn)生更長脈寬的信號(hào)。
[0016] 通過采用存儲(chǔ)一個(gè)象限的三角函數(shù)查找表和少量幅相失真數(shù)據(jù)的方案降低了對(duì) FPGA存儲(chǔ)資源的要求。在使用相同F(xiàn)PGA的情況下，與傳統(tǒng)波形存儲(chǔ)直讀法相比，本發(fā)明提 供的具有預(yù)失真功能的線性調(diào)頻信號(hào)發(fā)生器能夠產(chǎn)生更長脈寬的線性調(diào)頻信號(hào)。
[0017] (3)提高集成度，降低設(shè)計(jì)難度，結(jié)構(gòu)簡單，面積和功耗均較小，實(shí)現(xiàn)基帶信號(hào)源的 輕小型化和低成本。

【專利附圖】

【附圖說明】
[0018] 圖1為根據(jù)本發(fā)明實(shí)施例具有預(yù)失真功能的線性調(diào)頻信號(hào)發(fā)生器的組成框圖；
[0019] 圖2為圖1所示線性調(diào)頻信號(hào)發(fā)生器中FPGA單元的結(jié)構(gòu)示意圖；
[0020] 圖3為圖2所示FPGA單元中理想線性調(diào)頻信號(hào)瞬時(shí)相位產(chǎn)生的結(jié)構(gòu)示意圖；
[0021] 圖4示出了抽取前后相位預(yù)失真的時(shí)域波形；
[0022] 圖5示出了抽取前后幅度預(yù)失真的時(shí)域波形；
[0023] 圖6和圖7分別為采用現(xiàn)有技術(shù)的線性調(diào)頻信號(hào)發(fā)生器產(chǎn)生線性調(diào)頻信號(hào)的頻譜 和時(shí)域波形；
[0024] 圖8和圖9分別為采用本實(shí)施例線性調(diào)頻信號(hào)發(fā)生器產(chǎn)生線性調(diào)頻信號(hào)的頻譜和 時(shí)域波形。

【具體實(shí)施方式】
[0025] 為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚明白，以下結(jié)合具體實(shí)施例，并參照 附圖，對(duì)本發(fā)明進(jìn)一步詳細(xì)說明。需要說明的是，在附圖或說明書描述中，相似或相同的部 分都使用相同的圖號(hào)。附圖中未繪示或描述的實(shí)現(xiàn)方式，為所屬【技術(shù)領(lǐng)域】中普通技術(shù)人員 所知的形式。另外，雖然本文可提供包含特定值的參數(shù)的示范，但應(yīng)了解，參數(shù)無需確切等 于相應(yīng)的值，而是可在可接受的誤差容限或設(shè)計(jì)約束內(nèi)近似于相應(yīng)的值。
[0026] 在本發(fā)明的一個(gè)示例性實(shí)施例中，提供了一種具有預(yù)失真功能的線性調(diào)頻信號(hào)發(fā) 生器。圖1為根據(jù)本發(fā)明實(shí)施例具有預(yù)失真功能的線性調(diào)頻信號(hào)發(fā)生器的組成框圖。請(qǐng)參 照?qǐng)D1，本實(shí)施例具有預(yù)失真功能的線性調(diào)頻信號(hào)發(fā)生器包括：
[0027] FPGA單元，用于根據(jù)目標(biāo)線性調(diào)頻信號(hào)的時(shí)寬和帶寬，在外觸發(fā)信號(hào)的控制下產(chǎn) 生相位預(yù)失真的數(shù)字線性調(diào)頻信號(hào)，并將其經(jīng)過幅度預(yù)失真處理，產(chǎn)生兩路正交的幅相預(yù) 失真數(shù)字線性調(diào)頻信號(hào)；
[0028] 數(shù)模轉(zhuǎn)換單元DAC，與FPGA單元的輸出端相連接，用于將幅相預(yù)失真后的兩路正 交的數(shù)字線性調(diào)頻信號(hào)轉(zhuǎn)換成為兩路正交的離散模擬線性調(diào)頻信號(hào)；
[0029] 低通濾波單元，與數(shù)模轉(zhuǎn)換單元相連接，用于濾除上述兩路正交的離散模擬線性 調(diào)頻信號(hào)中預(yù)設(shè)頻率范圍之外的頻率成分，得到連續(xù)的兩路正交的模擬線性調(diào)頻信號(hào)。
[0030] 以下分別對(duì)本實(shí)施例具有預(yù)失真功能的線性調(diào)頻信號(hào)發(fā)生器的各個(gè)組成部分進(jìn) 行詳細(xì)說明。
[0031] FPGA單元用于產(chǎn)生數(shù)字線性調(diào)頻信號(hào)。圖2為圖1所示線性調(diào)頻信號(hào)發(fā)生器中 FPGA單元的結(jié)構(gòu)示意圖。請(qǐng)參照?qǐng)D2,該FPGA單元包括：
[0032] 瞬時(shí)相位產(chǎn)生模塊，用于產(chǎn)生理想線性調(diào)頻信號(hào)的瞬時(shí)相位；
[0033] 相位預(yù)失真處理模塊，用于將瞬時(shí)相位產(chǎn)生模塊產(chǎn)生的瞬時(shí)相位與自身預(yù)存的相 位預(yù)失真數(shù)據(jù)相乘，得到實(shí)際瞬時(shí)相位；
[0034] 線性調(diào)頻信號(hào)輸出模塊，用于將相位預(yù)失真處理模塊輸出的實(shí)際瞬時(shí)相位映射至 笛卡爾坐標(biāo)系下，在自身預(yù)存的三角函數(shù)表中查找該實(shí)際瞬時(shí)相位對(duì)應(yīng)的正弦函數(shù)值和余 弦函數(shù)值，得到經(jīng)過相位預(yù)失真后的兩路正交的線性調(diào)頻信號(hào)幅度值，實(shí)現(xiàn)實(shí)際瞬時(shí)相位 到幅度的轉(zhuǎn)換；
[0035] 幅度預(yù)失真處理模塊，用于將線性調(diào)頻信號(hào)輸出模塊輸出的兩路正交的線性調(diào)頻 信號(hào)幅度值分別與自身預(yù)存的幅度預(yù)失真數(shù)據(jù)相乘，得到幅相預(yù)失真后的兩路正交的線性 調(diào)頻信號(hào)幅度值。
[0036] FPGA內(nèi)部全部功能的實(shí)現(xiàn)都采用同步時(shí)序邏輯實(shí)現(xiàn)，所需時(shí)鐘的頻率為數(shù)模轉(zhuǎn)換 器轉(zhuǎn)換時(shí)鐘的頻率，或者為該時(shí)鐘的整數(shù)倍分頻。
[0037] 圖3為圖2所示FPGA單元中瞬時(shí)相位產(chǎn)生模塊的結(jié)構(gòu)示意圖。如圖3所示，該瞬 時(shí)相位產(chǎn)生模塊包括：
[0038] 第一級(jí)電路，包括：第一鎖存器regl，其輸入端輸入控制字2K(即調(diào)頻斜率的2 倍）；第一加法器，其第一輸入端連接至第一鎖存器regl的輸出端；第二鎖存器reg2,其輸 入端連接至第一加法器的輸出端，其輸出端連接至第一加法器的第二輸入端，并作為該第 一級(jí)電路的輸出端；
[0039] 第二級(jí)電路，包括：第三鎖存器reg3,其輸入端輸入控制字3K(即調(diào)頻斜率的3 倍）；第二加法器，其第一輸入端連接至第三鎖存器reg3的輸出端，第二輸入端連接至第一 級(jí)電路的輸出端；第四鎖存器reg4,其輸入端連接至第二加法器的輸出端，其輸出端作為 第二級(jí)電路的輸出端；
[0040] 第三級(jí)電路，包括：第三加法器，其第一輸入端連接至第二級(jí)電路的輸出端；第五 鎖存器reg5,其輸入端連接至第三加法器的輸出端，其輸出端作為第三級(jí)電路的輸出端；
[0041] 第四級(jí)電路，包括：第六鎖存器reg6,其輸入端輸入控制字K(即調(diào)頻斜率）；第 七鎖存器reg7,其輸入端連接至第六鎖存器reg6的輸出端；第四加法器，其第一輸入端連 接至第七鎖存器reg7的輸出端，其第二輸入端連接至第三級(jí)電路的輸出端；第八鎖存器 reg8,其輸入端連接至第四加法器的輸出端，其輸出端作為第四級(jí)電路的輸出端，同樣為該 瞬時(shí)相位產(chǎn)生模塊的輸出端。
[0042] 其中，第一鎖存器regl、第二鎖存器reg2、第三鎖存器reg3、第四鎖存器reg4、第 五鎖存器reg5、第六鎖存器reg6、第七鎖存器reg7、第八鎖存器reg8的時(shí)鐘輸入端均連接 至系統(tǒng)時(shí)鐘CLK，其頻率等于數(shù)模轉(zhuǎn)換單元DAC的轉(zhuǎn)換頻率；K表示調(diào)頻斜率，單位為：Hz/ s，它能夠根據(jù)需要設(shè)置不同的值。調(diào)頻斜率K由下式確定：
[0043] K = B/T (1)
[0044] 其中，B為目標(biāo)線性調(diào)頻信號(hào)的帶寬，T為目標(biāo)線性調(diào)頻信號(hào)的時(shí)寬。
[0045] 對(duì)于每一鎖存器而言，其輸出信號(hào)相對(duì)于輸入信號(hào)而言延時(shí)了一個(gè)時(shí)鐘周期。
[0046] PI、P2和P3是三個(gè)中間狀態(tài)。Phi表示理想線性調(diào)頻信號(hào)的瞬時(shí)相位，它和K之 間的關(guān)系為：
[0047] Phi = π · K · n2 (2)
[0048] 式中：η表不時(shí)鐘的序號(hào)。
[0049] 由于π是一個(gè)固定的常數(shù)，所以將其從上式中省掉，剩下的部分作為瞬時(shí)相位， 簡化后的瞬時(shí)相位為：
[0050] Phi = Κ · n2 (3)
[0051] 為了便于觀察圖3的工作原理，將相關(guān)的信號(hào)在各個(gè)時(shí)鐘的狀態(tài)列成表格，如表1 所示。
[0052] 表1線性調(diào)頻信號(hào)瞬時(shí)相位與時(shí)鐘的關(guān)系
[0053]

【權(quán)利要求】
1. 一種具有預(yù)失真功能的線性調(diào)頻信號(hào)發(fā)生器，其特征在于，包括： FPGA單元，用于根據(jù)目標(biāo)線性調(diào)頻信號(hào)的時(shí)寬和帶寬，在外觸發(fā)信號(hào)的控制下產(chǎn)生相 位預(yù)失真的數(shù)字線性調(diào)頻信號(hào)，并將其經(jīng)過幅度預(yù)失真處理，產(chǎn)生兩路正交的幅相預(yù)失真 數(shù)字線性調(diào)頻信號(hào)； 數(shù)模轉(zhuǎn)換單元，與所述FPGA單元的輸出端相連接，用于將幅相預(yù)失真后的兩路正交的 數(shù)字線性調(diào)頻信號(hào)轉(zhuǎn)換成為兩路正交的離散模擬線性調(diào)頻信號(hào)；以及 濾波單元，與所述數(shù)模轉(zhuǎn)換單元相連接，用于濾除上述兩路正交的離散模擬線性調(diào)頻 信號(hào)中預(yù)設(shè)頻率范圍之外的頻率成分，得到連續(xù)的兩路正交的模擬線性調(diào)頻信號(hào)。
2. 根據(jù)權(quán)利要求1所述的線性調(diào)頻信號(hào)發(fā)生器，其特征在于，所述FPGA單元包括： 瞬時(shí)相位產(chǎn)生模塊，用于產(chǎn)生理想線性調(diào)頻信號(hào)的瞬時(shí)相位； 相位預(yù)失真處理模塊，用于將所述瞬時(shí)相位與自身預(yù)存的相位預(yù)失真數(shù)據(jù)相乘，得到 實(shí)際瞬時(shí)相位； 線性調(diào)頻信號(hào)輸出模塊，用于將所述實(shí)際瞬時(shí)相位映射至笛卡爾坐標(biāo)系下，在自身預(yù) 存的三角函數(shù)表中查找該實(shí)際瞬時(shí)相位對(duì)應(yīng)的正弦函數(shù)值和余弦函數(shù)值，得到經(jīng)過相位預(yù) 失真后的兩路正交的線性調(diào)頻信號(hào)幅度值；以及 幅度預(yù)失真處理模塊，用于將所述兩路正交的線性調(diào)頻信號(hào)幅度值分別與自身預(yù)存的 幅度預(yù)失真數(shù)據(jù)相乘，得到幅相預(yù)失真后的兩路正交的線性調(diào)頻信號(hào)幅度值。
3. 根據(jù)權(quán)利要求2所述的線性調(diào)頻信號(hào)發(fā)生器，其特征在于，所述相位預(yù)失真處理模 塊中，所述相位預(yù)失真數(shù)據(jù)預(yù)存于FPGA單元內(nèi)部的RAM中； 該相位預(yù)失真數(shù)據(jù)是利用示波器采集到的預(yù)失真前的線性調(diào)頻信號(hào)，在保證抽取后的 采樣率滿足奈奎斯特采樣定理的前提下，抽取出其中的相位預(yù)失真曲線構(gòu)成，其中，該預(yù)失 真前的線性調(diào)頻信號(hào)為理想的數(shù)字線性調(diào)頻信號(hào)經(jīng)由數(shù)模轉(zhuǎn)換器和濾波單元后所輸出的 模擬線性調(diào)頻信號(hào)。
4. 根據(jù)權(quán)利要求3所述的線性調(diào)頻信號(hào)發(fā)生器，其特征在于，所述抽取的倍數(shù)介于 200?5000倍之間。
5. 根據(jù)權(quán)利要求2所述的線性調(diào)頻信號(hào)發(fā)生器，其特征在于，所述線性調(diào)頻信號(hào)輸出 模塊中，所述三角函數(shù)表預(yù)存于FPGA單元內(nèi)部的RAM中，且僅包含第一象限的三角函數(shù) 值； 在該線性調(diào)頻信號(hào)輸出模塊需要第二、三、四象限的三角函數(shù)值時(shí)，由第一象限的三角 函數(shù)值經(jīng)計(jì)算得到。
6. 根據(jù)權(quán)利要求5所述的線性調(diào)頻信號(hào)發(fā)生器，其特征在于，所述三角函數(shù)表中每一 個(gè)幅度值的位寬W等于數(shù)模轉(zhuǎn)換器的轉(zhuǎn)換位數(shù)S，其數(shù)據(jù)個(gè)數(shù)D的取值為：D = 2s。
7. 根據(jù)權(quán)利要求2所述的線性調(diào)頻信號(hào)發(fā)生器，其特征在于，所述幅度預(yù)失真處理模 塊中，所述幅度預(yù)失真數(shù)據(jù)預(yù)存于FPGA單元內(nèi)部的RAM中； 該幅度預(yù)失真數(shù)據(jù)是利用示波器采集到的預(yù)失真前的線性調(diào)頻信號(hào)，在保證抽取后的 采樣率滿足奈奎斯特采樣定理的前提下，抽取出其中的幅度預(yù)失真曲線構(gòu)成，其中，該預(yù)失 真前的線性調(diào)頻信號(hào)為理想的數(shù)字線性調(diào)頻信號(hào)經(jīng)由數(shù)模轉(zhuǎn)換器和濾波單元后所輸出的 模擬線性調(diào)頻信號(hào)。
8. 根據(jù)權(quán)利要求7所述的線性調(diào)頻信號(hào)發(fā)生器，其特征在于，所述抽取的倍數(shù)介于 200?5000倍之間。
9. 根據(jù)權(quán)利要求1至8中任一項(xiàng)所述的線性調(diào)頻信號(hào)發(fā)生器，其特征在于，所述瞬時(shí)相 位產(chǎn)生模塊包括： 第一級(jí)電路，包括：第一鎖存器（regl)，其輸入端輸入控制字2K ;第一加法器，其第一 輸入端連接至第一鎖存器（regl)的輸出端；第二鎖存器（reg2)，其輸入端連接至第一加法 器的輸出端，其輸出端連接至第一加法器的第二輸入端，并作為該第一級(jí)電路的輸出端； 第二級(jí)電路，包括：第三鎖存器（reg3)，其輸入端輸入控制字3K ;第二加法器，其第一 輸入端連接至第三鎖存器（reg3)的輸出端，第二輸入端連接至第一級(jí)電路的輸出端；第 四鎖存器（reg4)，其輸入端連接至第二加法器的輸出端，其輸出端作為第二級(jí)電路的輸出 端； 第三級(jí)電路，包括：第三加法器，其第一輸入端連接至第二級(jí)電路的輸出端；第五鎖存 器（reg5)，其輸入端連接至第三加法器的輸出端，其輸出端作為第三級(jí)電路的輸出端； 第四級(jí)電路，包括：第六鎖存器（reg6)，其輸入端輸入控制字K ;第七鎖存器（reg7)，其 輸入端連接至第六鎖存器（reg6)的輸出端；第四加法器，其第一輸入端連接至第七鎖存器 (reg7)的輸出端，其第二輸入端連接至第三級(jí)電路的輸出端；第八鎖存器（reg8)，其輸入 端連接至第四加法器的輸出端，其輸出端作為第四級(jí)電路的輸出端，同樣為該瞬時(shí)相位產(chǎn) 生模塊的輸出端； 其中，第一鎖存器（regl)、第二鎖存器（reg2)、第三鎖存器（reg3)、第四鎖存器 (reg4)、第五鎖存器（reg5)、第六鎖存器（reg6)、第七鎖存器（reg7)、第八鎖存器（reg8) 的時(shí)鐘輸入端均連接至系統(tǒng)時(shí)鐘CLK，其頻率等于數(shù)模轉(zhuǎn)換單元的轉(zhuǎn)換頻率；K表示調(diào)頻斜 率：K = B/T，B和T分別為目標(biāo)線性調(diào)頻信號(hào)的帶寬和時(shí)寬。
10. 根據(jù)權(quán)利要求1至8中任一項(xiàng)所述的線性調(diào)頻信號(hào)發(fā)生器，其特征在于，目標(biāo)線性 調(diào)頻信號(hào)的帶寬為600MHz，時(shí)寬為100 μ s ; 所述濾波單元為低通濾波器，其通帶頻率為〇?700MHz，所述數(shù)模轉(zhuǎn)換單元的轉(zhuǎn)換頻 率為2GHz。
【文檔編號(hào)】G01S7/40GK104267385SQ201410546991
【公開日】2015年1月7日 申請(qǐng)日期:2014年10月16日 優(yōu)先權(quán)日:2014年10月16日
【發(fā)明者】李和平, 朱建光, 張弛, 高維波, 張建龍 申請(qǐng)人:中國科學(xué)院電子學(xué)研究所