專利名稱：Fpga開發(fā)板i/o檢測(cè)系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及硬件故障檢測(cè)技術(shù)，尤其是涉及一種FPGA開發(fā)板I/O檢測(cè)系統(tǒng)。
背景技術(shù)：
隨著集成電路工藝和制造水平的快速發(fā)展，系統(tǒng)芯片的規(guī)模越來(lái)越大，所集成的晶體管越來(lái)越多，工作頻率越來(lái)越高，芯片面積越來(lái)越小，采用FPGA芯片進(jìn)行專用集成電路設(shè)計(jì)，既可以解決定制電路缺乏靈活性的不足，又可以通過相關(guān)軟硬件環(huán)境掌握芯片的最終功能，提高一次性設(shè)計(jì)的成功率。目前，F(xiàn)PGA在電子設(shè)計(jì)中已被廣泛使用，由于FPGA經(jīng)常要和外部存儲(chǔ)器及CPU進(jìn)行數(shù)據(jù)輸入輸出交換，而利用雙向I/o端口的設(shè)計(jì)來(lái)進(jìn)行數(shù)據(jù)交換可以成倍地節(jié)省各自的引腳資源。·[0004]傳統(tǒng)的檢測(cè)I/O端口是否開路或短路的方法是人工借助萬(wàn)用表等工具進(jìn)行檢測(cè)，不僅耗費(fèi)大量的時(shí)間和精力，而且容易造成檢測(cè)疏漏，不利于產(chǎn)品的大批量檢測(cè)。
發(fā)明內(nèi)容本實(shí)用新型是針對(duì)上述背景技術(shù)存在的缺陷提供一種減少檢測(cè)工作量且提高檢測(cè)精確度的FPGA開發(fā)板I/O檢測(cè)系統(tǒng)。為實(shí)現(xiàn)上述目的，本實(shí)用新型公開了一種FPGA開發(fā)板I/O檢測(cè)系統(tǒng)，所述FPGA開發(fā)板I/o檢測(cè)系統(tǒng)為I/O開路檢測(cè)系統(tǒng)，所述I/O開路檢測(cè)系統(tǒng)包括I/O單元、輸入單元及輸出單元，所述輸入單元與所述I/O單元電性連接，所述輸出單元與所述I/O單元電性連接，所述I/o單元包括若干I/O端口，所述輸入單元輸入為高電平，所述I/O端口短接在一起。進(jìn)一步地，所述高電平電壓為3. 3V。本實(shí)用新型公開了一種FPGA開發(fā)板I/O檢測(cè)系統(tǒng)，所述FPGA開發(fā)板I/O檢測(cè)系統(tǒng)為I/o短路檢測(cè)系統(tǒng)，所述I/O短路檢測(cè)系統(tǒng)包括I/O單元、輸入單元及輸出單元，所述輸入單元與所述I/o單元電性連接,所述輸出單元與所述I/O單元電性連接,所述I/O單元包括若干I/o端口，所述I/O端口為雙向端口，所述輸入單元包括若干輸入端口，所述輸入端口分別與所述I/o端口一端電性連接；所述輸出單元包括若干輸出端口，所述輸出端口分別與所述I/o端口另一端電性連接。進(jìn)一步地，所述I/O端口呈陣列分布或列分布。進(jìn)一步地，在一個(gè)時(shí)鐘周期內(nèi)，其中一 I/O端口為輸出I/O端口，其余相鄰I/O端口為輸入I/o端口。 綜上所述，本實(shí)用新型FPGA開發(fā)板I/O檢測(cè)系統(tǒng)通過將輸入單元與輸出單元分別與I/o單元電性連接，利用I/O單元I/O端口的雙向端口特性，配合輸入單元輸出信號(hào)及輸出單元接收信號(hào)來(lái)對(duì)I/o開路及短路性能進(jìn)行檢測(cè)，減少了檢測(cè)的工作量，同時(shí)提高了檢測(cè)的精確度。
圖I為本實(shí)用新型實(shí)施例I/O開路檢測(cè)系統(tǒng)的結(jié)構(gòu)示意圖。圖2為本實(shí)用新型實(shí)施例I/O短路檢測(cè)系統(tǒng)的結(jié)構(gòu)示意圖。
具體實(shí)施方式
為能進(jìn)一步了解本實(shí)用新型的特征、技術(shù)手段以及所達(dá)到的具體目的、功能，
以下結(jié)合附圖與具體實(shí)施方式
對(duì)本實(shí)用新型作進(jìn)一步詳細(xì)描述。如圖I和圖2所示，本實(shí)用新型FPGA開發(fā)板I/O檢測(cè)系統(tǒng)包括I/O開路檢測(cè)系統(tǒng)100及I/O短路檢測(cè)系統(tǒng)200，所述I/O開路檢測(cè)系統(tǒng)100包括I/O單元110、輸入單元120及輸出單元130，所述I/O單元110包括若干I/O端口 111，所述I/O端口 111為雙向端口， 所述I/o端口 111呈陣列分布或列分布，所述輸入單元120與所述I/O單元110電性連接，用以提供所述I/o單元110檢測(cè)電平；所述輸出單元130與所述I/O單元110電性連接，用以檢測(cè)所述I/o單元110輸出電平。所述輸入單元輸入120為3. 3V高電平VCC，所述I/O端口 111短接在一起。本實(shí)用新型實(shí)施時(shí)，所述輸出單元130檢測(cè)結(jié)果輸出低電平，表示所述輸出單元130對(duì)應(yīng)的I/O端口 111開路；所述輸出單元130檢測(cè)結(jié)果輸出高電平信號(hào)，表示所述輸出單元130對(duì)應(yīng)的I/O端口 111正常。所述I/O短路檢測(cè)系統(tǒng)200包括I/O單元210、輸入單元220及輸出單元230，所述I/O單元210包括若干I/O端口 211，所述I/O端口 211為雙向端口，所述I/O端口 211呈陣列分布或列分布，所述輸入單元220與所述I/O單元210電性連接，用以提供所述I/O單元210檢測(cè)電平；所述輸出單元230與所述I/O單元210電性連接，用以檢測(cè)所述I/O單元210輸出電平。所述輸入單元220包括若干輸入端口 221，所述輸入端口 221分別與所述I/O端口211 一端電性連接；所述輸出單元230包括若干輸出端口 231，所述輸出端口 231分別與所述I/O端口 211另一端電性連接。本實(shí)用新型實(shí)施時(shí)，在一個(gè)時(shí)鐘周期內(nèi)，其中一 I/O端口211為輸出I/O端口，其余相鄰I/O端口 211為輸入I/O端口，當(dāng)輸出I/O端口為高電平，輸入I/O端口也為高電平時(shí)，表示兩相鄰I/O端口為短路連接。綜上所述，本實(shí)用新型FPGA開發(fā)板I/O檢測(cè)系統(tǒng)通過將輸入單元與輸出單元分別與I/o單元電性連接，利用I/O單元I/O端口的雙向端口特性，配合輸入單元輸出信號(hào)及輸出單元接收信號(hào)來(lái)對(duì)I/o開路及短路性能進(jìn)行檢測(cè)，減少了檢測(cè)的工作量，同時(shí)提高了檢測(cè)的精確度。以上所述實(shí)施例僅表達(dá)了本實(shí)用新型的一種實(shí)施方式，其描述較為具體和詳細(xì)，但并不能因此而理解為對(duì)本實(shí)用新型范圍的限制。應(yīng)當(dāng)指出的是，對(duì)于本領(lǐng)域的普通技術(shù)人員來(lái)說(shuō)，在不脫離本實(shí)用新型構(gòu)思的前提下，還可以做出若干變形和改進(jìn)，這些都屬于本實(shí)用新型的保護(hù)范圍。因此，本實(shí)用新型的保護(hù)范圍應(yīng)以所附權(quán)利要求為準(zhǔn)。
權(quán)利要求1.一種FPGA開發(fā)板I/O檢測(cè)系統(tǒng)，其特征在于所述FPGA開發(fā)板I/O檢測(cè)系統(tǒng)為I/O開路檢測(cè)系統(tǒng)(100)，所述I/O開路檢測(cè)系統(tǒng)(100)包括I/O單元(110)、輸入單元(120)及輸出單元(130)，所述輸入單元(120)與所述I/O單元(110)電性連接，所述輸出單元(130)與所述I/O單元(110)電性連接，所述I/O單元(110)包括若干I/O端口( 111 )，所述輸入單元(120)輸入為高電平(VCC)，所述I/O端口(111)短接在一起。
2.根據(jù)權(quán)利要求I所述的FPGA開發(fā)板I/O檢測(cè)系統(tǒng)，其特征在于所述高電平(VCC)電壓為3. 3V。
3.一種FPGA開發(fā)板I/O檢測(cè)系統(tǒng)，其特征在于所述FPGA開發(fā)板I/O檢測(cè)系統(tǒng)為I/O短路檢測(cè)系統(tǒng)(200)，所述I/O短路檢測(cè)系統(tǒng)(200)包括I/O單元(210)、輸入單元(220)及輸出單元(230)，所述輸入單元(220)與所述I/O單元(210)電性連接，所述輸出單元(230)與所述I/O單元(210)電性連接，所述I/O單元(210)包括若干I/O端口(211)，所述I/O端口( 211)為雙向端口，所述輸入單元(220 )包括若干輸入端口( 221)，所述輸入端口( 221)分別與所述I/O端口(211) —端電性連接；所述輸出單元(230)包括若干輸出端口(231)，所述輸出端口( 231)分別與所述I/O端口( 211)另一端電性連接。
4.根據(jù)權(quán)利要求3所述的FPGA開發(fā)板I/O檢測(cè)系統(tǒng)，其特征在于所述I/O端口(211)呈陣列分布或列分布。
5.根據(jù)權(quán)利要求3所述的FPGA開發(fā)板I/O檢測(cè)系統(tǒng)，其特征在于在一個(gè)時(shí)鐘周期內(nèi)，其中一 I/O端口(211)為輸出I/O端口，其余相鄰I/O端口(211)為輸入I/O端口。
專利摘要本實(shí)用新型公開了一種FPGA開發(fā)板I/O檢測(cè)系統(tǒng)，包括I/O開路檢測(cè)系統(tǒng)及I/O短路檢測(cè)系統(tǒng)，所述FPGA開發(fā)板I/O檢測(cè)系統(tǒng)包括I/O單元、輸入單元及輸出單元，所述輸入單元與所述I/O單元電性連接，所述輸出單元與所述I/O單元電性連接，所述I/O單元包括若干I/O端口。本實(shí)用新型FPGA開發(fā)板I/O檢測(cè)系統(tǒng)將輸入單元與輸出單元分別與I/O單元電性連接，利用I/O單元I/O端口的雙向端口特性，配合輸入單元輸出信號(hào)及輸出單元接收信號(hào)來(lái)對(duì)I/O開路及短路性能進(jìn)行檢測(cè)，減少了檢測(cè)的工作量，同時(shí)提高了檢測(cè)的精確度。
文檔編號(hào)G01R31/02GK202583376SQ20122008197
公開日2012年12月5日 申請(qǐng)日期2012年3月7日 優(yōu)先權(quán)日2012年3月7日
發(fā)明者李芳芳, 高玉芳 申請(qǐng)人:東莞市翔豐電子科技實(shí)業(yè)有限公司, 東莞博用電子科技有限公司