專利名稱：通用芯片測(cè)試系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種芯片測(cè)試系統(tǒng)，特別是涉及一種適用于各種芯片的測(cè)試系統(tǒng)。
背景技術(shù)：
為了驗(yàn)證芯片的功能和確保芯片質(zhì)量，當(dāng)芯片制造完成后必須先經(jīng)過(guò)測(cè)試，以判斷芯片是否能達(dá)到設(shè)計(jì)者預(yù)期的功能?，F(xiàn)有信息是在測(cè)試芯片時(shí)首先按照測(cè)試原理將測(cè)試回路搭建好，然后向待測(cè)芯片輸入相應(yīng)的測(cè)試向量，等芯片置于相應(yīng)的狀態(tài)時(shí)再進(jìn)行相應(yīng)項(xiàng)目的測(cè)試。如中國(guó)專利201110000223.4，雖然解決了反復(fù)手動(dòng)連接各種線路來(lái)組建相應(yīng)測(cè)試回路的問(wèn)題，為用戶提供了一種可自動(dòng)對(duì)若干測(cè)試項(xiàng)目通過(guò)計(jì)算機(jī)就能一次完成，且能將測(cè)試結(jié)構(gòu)再反饋給計(jì)算機(jī)供測(cè)試人員分析的方法，但每個(gè)芯片都需對(duì)應(yīng)一個(gè)測(cè)試板來(lái)實(shí)現(xiàn)性能的測(cè)試，因此測(cè)試不同的芯片需要在測(cè)試回路中換用不同的測(cè)試板。如此以來(lái)，不但需要大量的測(cè)試板來(lái)配備，而且占用了測(cè)試人員的大量時(shí)間，降低了測(cè)試效率。另外，在同一塊測(cè)試板上感性負(fù)載例如繼電器對(duì)其它電氣元件的電磁干擾影響較大，這樣也會(huì)降低芯片性能測(cè)試的精準(zhǔn)度。所以我們希望為用戶提供一種全新的通用芯片測(cè)試系統(tǒng)來(lái)解決上述問(wèn)題。

發(fā)明內(nèi)容
本發(fā)明主要解決的技術(shù)問(wèn)題是提供一種通用芯片測(cè)試系統(tǒng)，適用于各種芯片，可自由組合芯片的各類測(cè)試。為解決上述技術(shù)問(wèn)題，本發(fā)明采用的一個(gè)技術(shù)方案是:提供一種通用芯片測(cè)試系統(tǒng)，包括計(jì)算機(jī)、與所述計(jì)算機(jī)相連的測(cè)試儀器和FPGA板，在所述測(cè)試儀器和FPGA板之間連接有芯片測(cè)試模塊，所述芯片測(cè)試模塊包括與所述FPGA板相連的信號(hào)處理板和開(kāi)關(guān)板、可安裝芯片的待測(cè)板，所述待測(cè)板的一端與所述開(kāi)關(guān)板相連接，另一端與所述信號(hào)處理板相連接。本發(fā)明的有益效果是:本發(fā)明的測(cè)試系統(tǒng)適用于各種芯片的性能測(cè)試，其中所述芯片測(cè)試系統(tǒng)分為若干功能板，不僅可以自由組合芯片的各類測(cè)試，從而減少了電氣元件之間的電磁干擾，提高了芯片的測(cè)試精準(zhǔn)度，而且節(jié)省了測(cè)試人員的時(shí)間，方便快捷。


圖1是本發(fā)明通用芯片測(cè)試系統(tǒng)一較佳實(shí)施例的結(jié)構(gòu)示意 圖2是所示通用芯片測(cè)試系統(tǒng)另一較佳實(shí)施例的結(jié)構(gòu)示意 圖3是所示通用芯片測(cè)試系統(tǒng)另一較佳實(shí)施例的結(jié)構(gòu)示意圖。
具體實(shí)施例方式下面結(jié)合附圖對(duì)本發(fā)明的較佳實(shí)施例進(jìn)行詳細(xì)闡述，以使本發(fā)明的優(yōu)點(diǎn)和特征能更易于被本領(lǐng)域技術(shù)人員理解，從而對(duì)本發(fā)明的保護(hù)范圍做出更為清楚明確的界定。
請(qǐng)參閱圖1,本發(fā)明實(shí)施例包括:
一種通用芯片測(cè)試系統(tǒng)，包括:計(jì)算機(jī)、測(cè)試儀器、FPGA (現(xiàn)場(chǎng)可編程門陣列)板及芯片測(cè)試模塊，所述芯片測(cè)試模塊包括信號(hào)處理板、待測(cè)板以及開(kāi)關(guān)板。所述計(jì)算機(jī)的一端通過(guò)串口與所述FPGA板相連接，另一端通過(guò)特定的通信協(xié)議總線連接到所述測(cè)試儀器，所述芯片測(cè)試模塊連接在所述FPGA板和測(cè)試儀器之間。所述計(jì)算機(jī)用于發(fā)送指令給所述FPGA板及處理所述測(cè)試儀器測(cè)試出的信息。所述FPGA板可實(shí)現(xiàn)兩個(gè)功能，一種功能是測(cè)試待測(cè)芯片的邏輯功能時(shí)產(chǎn)生數(shù)字信號(hào)，另一種功能是控制所述開(kāi)關(guān)板的通斷。所述芯片測(cè)試模塊用于測(cè)試待測(cè)芯片的各種性能，例如電氣功能、邏輯功能。其中所述信號(hào)處理板用于處理所述FPGA板提供給所述待測(cè)板的信號(hào)。所述待測(cè)板上可安裝各種芯片，其包括待測(cè)芯片所需的外圍電氣元件和電路，不同的芯片搭配不同的外圍電氣元件，通過(guò)選擇所需外圍電氣元件導(dǎo)通來(lái)搭建待測(cè)芯片的測(cè)試電路，而不需要通過(guò)配置不同的測(cè)試板來(lái)滿足不同芯片的性能測(cè)試，從一定程度上節(jié)約了電氣成本，也節(jié)省了測(cè)試人員的測(cè)試時(shí)間。所述開(kāi)關(guān)板包括若干繼電器，每個(gè)繼電器對(duì)應(yīng)連接待測(cè)芯片的一個(gè)引腳，通過(guò)控制不同繼電器的通斷即可測(cè)試芯片的不同電氣功能，將繼電器單獨(dú)設(shè)置在一個(gè)PCB板上，減小了對(duì)其它電氣元件的電磁干擾，提高了待測(cè)芯片性能測(cè)試的精準(zhǔn)度。在所述芯片測(cè)試系統(tǒng)中，所述信號(hào)處理板、開(kāi)關(guān)板、待測(cè)板的選擇配置可根據(jù)待測(cè)芯片不同的測(cè)試項(xiàng)目而定，其將影響它們之間的連接關(guān)系及與所述FPGA板、測(cè)試儀器的連接關(guān)系。請(qǐng)參閱圖2，若測(cè)試芯片的電氣功能，所述芯片測(cè)試模塊包括開(kāi)關(guān)板、待測(cè)板，所述測(cè)試儀器的另一端通過(guò)測(cè)試探針連接到所述開(kāi)關(guān)板，所述開(kāi)關(guān)板通過(guò)排線與所述待測(cè)板形成測(cè)試回路，所述FPGA板與所述開(kāi)關(guān)板相連。此時(shí)，所述FPGA板的功能是控制所述開(kāi)關(guān)板上繼電器的通斷，通過(guò)控制不同繼電器的通斷，進(jìn)而測(cè)試待測(cè)芯片不同引腳的電氣性能。所述測(cè)試儀器的測(cè)試探針連接在導(dǎo)通的繼電器上，獲得芯片所需引腳的電氣信息。請(qǐng)參閱圖3，若測(cè)試芯片的邏輯功能，所述芯片測(cè)試模塊包括信號(hào)處理板、待測(cè)板。所述測(cè)試儀器的另一端通過(guò)測(cè)試探針連接到所述待測(cè)板，所述FPGA板與所述信號(hào)處理板相連，所述信號(hào)處理板通過(guò)排線與所述待測(cè)板相連。此時(shí)，所述FPGA板的功能是產(chǎn)生數(shù)字信號(hào)，被所述信號(hào)處理板處理后提供給所述待測(cè)板，來(lái)測(cè)試待測(cè)芯片的邏輯功能。若測(cè)試芯片的電氣功能和邏輯功能，則如圖1所示，所述FPGA板分別與所述信號(hào)處理板和所述開(kāi)關(guān)板相連，所述待測(cè)板的一端與所述信號(hào)處理板相連，另一端與所述開(kāi)關(guān)板相連。此時(shí)，所述FPGA板一方面產(chǎn)生數(shù)字信號(hào)給所述信號(hào)處理板，另一方面控制所述開(kāi)關(guān)板上繼電器的通斷。由此可知，根據(jù)待測(cè)芯片不同的測(cè)試項(xiàng)目，可自由配置所述信號(hào)處理板、開(kāi)關(guān)板、待測(cè)板，方便快捷。以上所述僅為本發(fā)明的實(shí)施例，并非因此限制本發(fā)明的專利范圍，凡是利用本發(fā)明說(shuō)明書(shū)及附圖內(nèi)容所作的等效結(jié)構(gòu)或等效流程變換，或直接或間接運(yùn)用在其他相關(guān)的技術(shù)領(lǐng)域，均同理包括在本發(fā)明的專利保護(hù)范圍內(nèi)。
權(quán)利要求
1.一種通用芯片測(cè)試系統(tǒng)，包括計(jì)算機(jī)、與所述計(jì)算機(jī)相連的測(cè)試儀器和FPGA板，其特征在于，在所述測(cè)試儀器和FPGA板之間連接有芯片測(cè)試模塊，所述芯片測(cè)試模塊包括與所述FPGA板相連的信號(hào)處理板和開(kāi)關(guān)板、可安裝芯片的待測(cè)板，所述待測(cè)板的一端與所述開(kāi)關(guān)板相連接，另一端與所述信號(hào)處理板相連接。
2.根據(jù)權(quán)利要求1所述的通用芯片測(cè)試系統(tǒng)，其特征在于，在所述芯片測(cè)試模塊中，所述信號(hào)處理板、開(kāi)關(guān)板、待測(cè)板的選擇配置根據(jù)芯片不同的測(cè)試項(xiàng)目而定，所述測(cè)試項(xiàng)目包括芯片的電氣功能、邏輯功能。
3.根據(jù)權(quán)利要求2所述的通用芯片測(cè)試系統(tǒng)，其特征在于，若單獨(dú)測(cè)試芯片的電氣功能，所述芯片測(cè)試模塊包括開(kāi)關(guān)板、待測(cè)板，所述開(kāi)關(guān)板與所述測(cè)試儀器相連。
4.根據(jù)權(quán)利要求2所述的通用芯片測(cè)試系統(tǒng)，其特征在于，若單獨(dú)測(cè)試芯片的邏輯功能，所述芯片測(cè)試模塊包括信號(hào)處理板、待測(cè)板，所述待測(cè)板與所述測(cè)試儀器相連。
5.根據(jù)權(quán)利要求1所述的通用芯片測(cè)試系統(tǒng)，其特征在于，所述開(kāi)關(guān)板包括若干繼電器。
6.根據(jù)權(quán)利要求1所述的通用芯片測(cè)試系統(tǒng)，其特征在于，所述待測(cè)板可安裝各種芯片。
7.根據(jù)權(quán)利要求1或6所述的通用芯片測(cè)試系統(tǒng)，其特征在于，所述待測(cè)板包括待測(cè)芯片所需要的外圍電氣元件和電路。
8.根據(jù)權(quán)利要求1所述的通用芯片測(cè)試系統(tǒng)，其特征在于，所述計(jì)算機(jī)通過(guò)串口與所述FPGA板相連接。
9.根據(jù)權(quán)利要求1所述的通用芯片測(cè)試系統(tǒng)，其特征在于，所述待測(cè)板均通過(guò)排線與所述信號(hào)處理板、所述開(kāi)關(guān)板相連接。
10.根據(jù)權(quán)利要求1所述的通用芯片測(cè)試系統(tǒng)，其特征在于，所述測(cè)試儀器通過(guò)測(cè)試探針與所述開(kāi)關(guān)板或待測(cè)板相連。
全文摘要
本發(fā)明公開(kāi)了一種通用芯片測(cè)試系統(tǒng)，包括計(jì)算機(jī)、與所述計(jì)算機(jī)相連的測(cè)試儀器和FPGA板，在所述測(cè)試儀器和FPGA板之間連接有芯片測(cè)試模塊，所述芯片測(cè)試模塊包括與所述FPGA板相連的信號(hào)處理板和開(kāi)關(guān)板、可安裝芯片的待測(cè)板，所述待測(cè)板的一端與所述開(kāi)關(guān)板相連接，另一端與所述信號(hào)處理板相連接。本發(fā)明的測(cè)試系統(tǒng)適用于各種芯片的性能測(cè)試，將芯片的原測(cè)試板分為若干功能板，不僅可以自由組合芯片的各類測(cè)試，從而減少了電氣元件之間的電磁干擾，提高了芯片的測(cè)試精準(zhǔn)度，而且節(jié)省了測(cè)試人員的時(shí)間，方便快捷。
文檔編號(hào)G01R31/3181GK103105578SQ20121058518
公開(kāi)日2013年5月15日 申請(qǐng)日期2012年12月28日 優(yōu)先權(quán)日2012年12月28日
發(fā)明者曹京恒, 張可晨 申請(qǐng)人:蘇州瀚瑞微電子有限公司