專利名稱：基于ARM Cortex M0的通用MCU芯片的制作方法
技術領域：
本實用新型涉及一種通用MCU芯片的改進，具體地說是一種基于ARM Cortex MO 的通用MCU芯片。
背景技術：
隨著集成電路工藝的不斷提高，通用型通用MCU芯片的應用領域越來越廣闊，例如工業(yè)控制、汽車電子、娛樂設施等，使用者對通用MCU芯片的要求也不斷提高，例如更好的性能、更高集成度、更低的功耗、易用的調試接口以及更低的成本。目前市場上所使用的通用MCU芯片，主要有兩種，一種是8位中央處理器，采用8051核，其不足在于其性能和功耗不能滿足新技術發(fā)展的需求；另一種是32位中央處理器采用ARM7核，其結構包括ARM7 核32位中央處理器、程序存儲器、數據存儲器、時鐘發(fā)生器、電源管理電路、異步串行通信接口一、異步串行通信接口二、SPI通信接口、模擬比較器、段式液晶驅動電路、實時時鐘電路、看門狗定時器、硬件除法器、32位定時/計數器、16位定時/計數器一、16位定時/計數器二和通用輸入輸出端口，其中除ARM7核32位中央處理器、程序存儲器、數據存儲器以外的各電路均與中間總線相互連接，這種32位中央處理器采用ARM7核的通用MCU芯片，其性能雖然大有提高，但其功耗仍難以滿足低功耗領域的需求；對于高性能、低功耗的通用MCU 芯片，目前仍靠進口，致使應用成本過高。
發(fā)明內容本實用新型的目的在于提供一種高度集成、高性能、低功耗、低成本、可替代進口的基于ARM Cortex MO的通用MCU芯片。為達到以上目的，本實用新型所采用的技術方案是該基于ARM Cortex MO的通用 MCU芯片，由48K字節(jié)程序存儲器、4K字節(jié)數據存儲器、時鐘發(fā)生器、電源管理電路、異步串行通信接口一、異步串行通信接口二、SPI通信接口、模擬比較器、段式液晶驅動電路、實時時鐘電路、看門狗定時器、硬件除法器、32位定時/計數器、16位定時/計數器一、16位定時 /計數器二和通用輸入輸出端口構成，其中，時鐘發(fā)生器、電源管理電路、異步串行通信接口一、異步串行通信接口二、SPI通信接口、模擬比較器、段式液晶驅動電路、實時時鐘電路、看門狗定時器、硬件除法器、32位定時/計數器、16位定時/計數器一、16位定時/計數器二和通用輸入輸出端口，均與中間總線相互連接，其特征在于所述的中間總線與AHB-APB總線橋相連接，AHB-APB總線橋與AHB總線相互連接，AHB總線分別同時與ARM Cortex MO核 32位中央處理器、48K字節(jié)程序存儲器、4K字節(jié)數據存儲器相互連接。本實用新型還通過如下措施實施所述的ARM Cortex MO核32位中央處理器為現有技術，采用英國ARM公司設計的低功耗高性能CORTEX MO IP核，支持正常運行、休眠和深度休眠三種工作模式；所述的ARM Cortex MO核32位中央處理器與AHB總線相互連接，電源管理電路除用來管理通用MCU芯片各部分的電源外，電源管理電路在ARM Cortex MO核 32位中央處理器的控制下關斷或打開其他部分的工作電源；所述的ARM Cortex MO核32位定時/計數器支持計數、定時、捕獲和比較功能。所述的ARM Cortex MO 核 32 位中央處理器的端口 HCLK、HRESETn、HADDR、HBURST、 HMASTL0CK、HPROT、HSIZE、HTRANS、HWDATA、HWRITE、HRDATA、HREADY、HRESP、HMASTER 分別與 AHB 總線的端口 HCLK、HRESETn、HADDR、HBURST, HMASTLOCK、HPROT, HSIZE、HTRANS、HWDATA、 HWRITE, HRDATA, HREADY, HRESP, HMASTER 相對應連接。所述的48K字節(jié)程序存儲器用于存放ARM Cortex MO核32位中央處理器運行需要的程序代碼，改存儲器由片上FLASH構成，可進行反復擦寫。所述的4K字節(jié)數據存儲器用于在運行過程中存放數據，該存儲器由片上SRAM構成，掉電后內容不能保存。所述AHB總線支持ARM公司AHB_LITE總線標準。所述AHB-APB總線橋負責完成AHB總線到APB總線的協議轉換，符合ARM公司AHB_ LITE總線協議和APB總線標準。本實用新型的有益效果在于與目前主流通用的ARM7核32位中央處理器的通用 MCU芯片相比，由于采用CORTEX MO核取代了 ARM7核，所以集成度更高，使應用系統(tǒng)更加簡化；由于采用ARM公司32位CORTEX MO內核的性能提高，所以功耗和成本都能夠降低。

圖1、為本實用新型的結構電路原理框圖。圖2、為本實用新型的ARM Cortex MO核32位中央處理器與AHB總線的連接結構示意圖。
具體實施方式
參照附圖1、2制作本實用新型。該基于ARM Cortex MO的通用MCU芯片，由48K 字節(jié)程序存儲器9、4K字節(jié)數據存儲器11、時鐘發(fā)生器1、電源管理電路2、異步串行通信接口一 3、異步串行通信接口二 4、SPI通信接口 5、模擬比較器6、段式液晶驅動電路7、實時時鐘電路13、看門狗定時器14、硬件除法器15、32位定時/計數器16、16位定時/計數器一 17、16位定時/計數器二 18和通用輸入輸出端口 19構成，其中，時鐘發(fā)生器1、電源管理電路2、異步串行通信接口一 3、異步串行通信接口二 4、SPI通信接口 5、模擬比較器6、段式液晶驅動電路7、實時時鐘電路13、看門狗定時器14、硬件除法器15、32位定時/計數器16、 16位定時/計數器一 17、16位定時/計數器二 18和通用輸入輸出端口 19，均與中間總線 20相互連接，其特征在于所述的中間總線20與AHB-APB總線橋10相連接，AHB-APB總線橋10與AHB總線12相互連接，AHB總線12分別同時與ARM Cortex MO核32位中央處理器8、48K字節(jié)程序存儲器9、4Κ字節(jié)數據存儲器11相互連接。本實用新型還通過如下措施實施所述的ARM Cortex MO核32位中央處理器8為現有技術，采用英國ARM公司設計的低功耗高性能CORTEX MO IP核，支持正常運行、休眠和深度休眠三種工作模式；所述的電源管理電路2除用來管理通用MCU芯片各部分的電源外， 電源管理電路2在ARM Cortex MO核32位中央處理器8的控制下關斷或打開其他部分的工作電源。所述的ARMCortex MO核32位中央處理器8 的端口 HCLK、HRESETn、HADDR、HBURST、HMASTLOCK、HPROT, HSIZE、HTRANS, HWDATA, HWRITE、HRDATA, HREADY, HRESP, HMASTER 分另Ij 與 AHB 總線 12 的端口 HCLK、HRESETn, HADDR、HBURST, HMASTLOCK、HPROT, HSIZE、HTRANS, HWDATA, HWRITE、HRDATA, HREADY, HRESP, HMASTER 相對應連接。所述的32位定時/計數器16支持計數、定時、捕獲和比較功能。所述的48K字節(jié)程序存儲器9用于存放ARM Cortex MO核32位中央處理器8運行需要的程序代碼，改存儲器由片上FLASH構成，可進行反復擦寫。所述的4K字節(jié)數據存儲器11用于在運行過程中存放數據，該存儲器由片上SRAM 構成，掉電后內容不能保存。所述的時鐘發(fā)生器1可以為系統(tǒng)提供32768HZ的低頻時鐘信號，也可以提供 1-8MHZ可調的高頻信號。所述的電源管理電路2用來管理芯片各部分的電源，電源管理電路可以在ARM Cortex MO核32位中央處理器8的控制下關斷或打開其他部分的工作電源。所述AHB總線12支持ARM公司AHB_LITE總線標準。所述AHB-APB總線10橋負責完成AHB總線12到APB總線的協議轉換，符合ARM 公司AHB_LITE總線協議和APB總線標準。
權利要求1.一種基于ARM Cortex MO的通用MCU芯片，由48K字節(jié)程序存儲器(9)、4K字節(jié)數據存儲器(11)、時鐘發(fā)生器(1)、電源管理電路O)、異步串行通信接口一(3)、異步串行通信接口二⑷、SPI通信接口(5)、模擬比較器(6)、段式液晶驅動電路(7)、實時時鐘電路 (13)、看門狗定時器(14)、硬件除法器(15)、32位定時/計數器(16)、16位定時/計數器一 (17)、16位定時/計數器二(18)和通用輸入輸出端口(19)構成，其中，時鐘發(fā)生器(1)、電源管理電路O)、異步串行通信接口一(3)、異步串行通信接口二(4)、SPI通信接口(5)、模擬比較器(6)、段式液晶驅動電路(7)、實時時鐘電路(13)、看門狗定時器(14)、硬件除法器 (15)、32位定時/計數器(16)、16位定時/計數器一(17)、16位定時/計數器二(18)和通用輸入輸出端口(19)，均與中間總線00)相互連接，其特征在于所述的中間總線00) 與AHB-APB總線橋(10)相連接，AHB-APB總線橋(10)與AHB總線(12)相互連接，AHB總線 (12)分別同時與ARM Cortex MO核32位中央處理器(8)、48K字節(jié)程序存儲器(9)、4Κ字節(jié)數據存儲器(11)相互連接。
2.根據權利要求1所述的基于ARMCortex MO的通用MCU芯片，其特征在于所述的ARM Cortex MO 核 32位中央處理器(8)的端口 HCLK、HRESETn、HADDR、HBURST、HMASTLOCK、HPROT、 HSIZE、HTRANS, HWDATA, HWRITE, HRDATA, HREADY, HRESP, HMASTER 分別與 AHB 總線(12)的端口 HCLK、HRESETn, HADDR、HBURST, HMASTLOCK、HPROT, HSIZE、HTRANS, HWDATA, HWRITE, HRDATA, HREADY, HRESP, HMASTER 相對應連接。
專利摘要本實用新型公開了一種基于ARM Cortex M0的通用MCU芯片，包括48K字節(jié)程序存儲器、4K字節(jié)數據存儲器、時鐘發(fā)生器、電源管理電路、異步串行通信接口、SPI通信接口、模擬比較器、段式液晶驅動電路、實時時鐘電路、看門狗定時器、硬件除法器、32位定時/計數器、16位定時/計數器和通用輸入輸出端口構成，并與中間總線相互連接，其特征在于所述的中間總線與AHB-APB總線橋相連接，AHB-APB總線橋與AHB總線相互連接，AHB總線同時與ARMCortex M0核32位中央處理器相互連接。該基于ARM Cortex M0的通用MCU芯片，集成度高，使應用系統(tǒng)更加簡化；功耗和成本都能夠降低。
文檔編號G06F15/78GK202126688SQ20112004198
公開日2012年1月25日 申請日期2011年2月21日 優(yōu)先權日2011年2月21日
發(fā)明者單來成, 姜廣霞, 宋金鳳, 尚緒樹, 李啟龍, 李運田, 桑濤, 邱德華 申請人:山東力創(chuàng)科技有限公司