專利名稱：一種基于故障模型的集成電路測試方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種集成電路測試方法，尤其涉及一種通過建立故障模型覆蓋各類型故障，進(jìn)而優(yōu)化設(shè)計(jì)測試向量的集成電路測試方法，屬于集成電路測試技術(shù)領(lǐng)域。
背景技術(shù)：
復(fù)雜可編程邏輯器件(CPLD)是當(dāng)前主流的開發(fā)數(shù)字集成電路的原型設(shè)計(jì)芯片，具有集成度高、設(shè)計(jì)開發(fā)周期短、靈活性高、易于編程和驗(yàn)證、保密性強(qiáng)等優(yōu)點(diǎn)，廣泛應(yīng)用于通信、網(wǎng)絡(luò)、圖像處理、汽車、儀器儀表、航天、軍事等領(lǐng)域?？删幊唐骷某霈F(xiàn)使得新產(chǎn)品的開發(fā)周期大大縮短，開發(fā)成本得到節(jié)省?？删幊唐骷粡V泛應(yīng)用到各個(gè)領(lǐng)域，對其準(zhǔn)確性和可靠性的要求也變得越來越高。所以，可編程器件的故障檢測和診斷方法的研究就顯得尤為重要。
目前，典型的CPLD如Xilinx 9500系列和ALTERA公司的MAX7000系列，其中 XC9500系列CPLD的宏單元數(shù)多達(dá)288個(gè)，可用門數(shù)達(dá)6400個(gè)，管腳到管腳的時(shí)延最快達(dá) 3.5n s，系統(tǒng)時(shí)鐘可達(dá)到200ΜΗζ ο MAX7000系列的MAX7512AE可提供10000個(gè)可用門、512 個(gè)宏單元，最大I/O管腳212個(gè)，管腳到管腳的時(shí)延7. 5n s，可以采用從144到256個(gè)管腳的各種封裝方式。如此高的集成度在給設(shè)計(jì)開發(fā)者帶來應(yīng)用便利的同時(shí)，也對器件的可靠性提出了更高的要求。
目前，CPLD使用者大多采用電子設(shè)計(jì)自動(dòng)化(EDA)開發(fā)商提供的編程器進(jìn)行編程后使用，然而對于CPLD的測試來說，如果每次測試過程中先使用編程器編程然后再使用自動(dòng)測試設(shè)備(ATE)進(jìn)行測試，將會(huì)非常繁瑣費(fèi)時(shí)。這對于大批量的生產(chǎn)測試而言顯然是不現(xiàn)實(shí)的。因此，人們急需便捷、高效的測試手段來滿足CPLD的批量測試的需求。
以MAX7000系列可編程器件為例，現(xiàn)有技術(shù)中對此類器件的故障檢測手段大多包括增加外圍電路，建立可測性結(jié)構(gòu)，并施加相應(yīng)的測試向量等。雖然這樣的測試手段在理論上是可行的，但對于MAX7000系列可編程器件而言，其實(shí)際操作和控制很困難。例如在 MAX7000系列可編程器件中，包含32 256個(gè)邏輯宏單元，每16個(gè)邏輯宏單元組成一個(gè)邏輯陣列塊(Logic Array Block, LAB)。與GAL相似,每個(gè)邏輯宏單元含有一個(gè)可編程的與陣列和固定的或陣列，以及一個(gè)可配置寄存器。這些器件中的與陣列、或陣列是邏輯宏單元中的重要組成部分。但在現(xiàn)有測試技術(shù)上，還不可能去控制與陣列、或陣列中的一個(gè)節(jié)點(diǎn)。如果要對某一個(gè)節(jié)點(diǎn)加載外圍電路實(shí)現(xiàn)對該節(jié)點(diǎn)的控制和檢測，在硬件或是軟件上都是很難實(shí)現(xiàn)的。另外，這些可測性的實(shí)現(xiàn)大都需要引入外圍電路作為可測性控制。但是，引入外圍電路會(huì)破壞可編程器件本身的結(jié)構(gòu)，占用可編程器件的資源，并且附加而成的電路勢必會(huì)影響可編程器件原有的時(shí)間特性而產(chǎn)生多余的延時(shí)。對于應(yīng)用型集成電路測試而言，不方便介入可編程器件內(nèi)部改變其結(jié)構(gòu)。
發(fā)明人在《電子測試》2010年第I期上發(fā)表的論文《CPLD測試方法研究》中，在詳細(xì)研究CPLD內(nèi)部結(jié)構(gòu)的基礎(chǔ)上，基于“分治法”的基本思路對CPLD的測試?yán)碚?和方法做了探索性研究，并且重點(diǎn)討論了 CPLD內(nèi)部模塊的故障模型建立和對應(yīng)的測試向量優(yōu)化。另外，在專利號為ZL 200910241575.1的中國發(fā)明專利中，公開了一種微處理器可靠性評測方法 及其系統(tǒng)，方法包括步驟1，確定待分析的間歇故障所屬的故障類型，確定故障模型的關(guān) 鍵參數(shù)；步驟2，根據(jù)確定的故障類型，從微處理器中選擇硬件結(jié)構(gòu)；步驟3，在微處理器中 運(yùn)行測試程序，根據(jù)關(guān)鍵參數(shù)運(yùn)用故障模型進(jìn)行故障模擬，確定測試程序執(zhí)行過程中硬件 結(jié)構(gòu)包含的體系結(jié)構(gòu)正確執(zhí)行位或關(guān)鍵時(shí)間區(qū)域；步驟4，根據(jù)確定的體系結(jié)構(gòu)正確執(zhí)行 位或關(guān)鍵時(shí)間區(qū)域，判斷發(fā)生在硬件結(jié)構(gòu)中的間歇故障是否影響程序執(zhí)行結(jié)果；步驟5，根 據(jù)判斷結(jié)果計(jì)算測試程序執(zhí)行過程中，待分析的硬件結(jié)構(gòu)中的間歇故障脆弱因子，對微處 理器進(jìn)行可靠性評測。該技術(shù)方案能夠評測微處理器中不同結(jié)構(gòu)發(fā)生的間歇故障引起程序 執(zhí)行出錯(cuò)的概率。發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題在于提供一種基于故障模型的集成電路測試方法。該 方法通過建立故障模型覆蓋各類型故障，進(jìn)而優(yōu)化設(shè)計(jì)測試向量，提高了測試效率。
為實(shí)現(xiàn)上述的發(fā)明目的，本發(fā)明采用下述的技術(shù)方案
一種基于故障模型的集成電路測試方法，針對待測集成電路器件的技術(shù)特點(diǎn)，建 立若干故障模型，所述故障模型包括乘積項(xiàng)陣列和輸出陣列，其特征在于包括如下步驟
針對所述故障模型分別提供與所述故障模型相匹配的測試向量，對待測集成電路 器件進(jìn)行相應(yīng)的測試；最后，通過各項(xiàng)測試結(jié)果進(jìn)行相應(yīng)的故障診斷，從而獲知待測集成電 路器件是否正常，其中所述若干故障模型中有兩個(gè)是互補(bǔ)的模型。
其中較優(yōu)地，所述故障模型包括乘積項(xiàng)陣列故障測試模型，所述乘積項(xiàng)陣列故障 測試模型包括乘積項(xiàng)陣列對角線節(jié)點(diǎn)為I非對角線節(jié)點(diǎn)為O的故障模型以及乘積項(xiàng)陣列對 角線節(jié)點(diǎn)為O非對角線節(jié)點(diǎn)為I的故障模型。
其中較優(yōu)地，所述乘積項(xiàng)陣列故障測試模型在乘積項(xiàng)陣列對角線節(jié)點(diǎn)為I非對角 線節(jié)點(diǎn)為O的故障模型的情況下，所述輸出陣列對角線為I。
其中較優(yōu)地，所述乘積項(xiàng)陣列故障測試模型在乘積項(xiàng)陣列對角線節(jié)點(diǎn)為O非對角 線節(jié)點(diǎn)為I的故障模型的情況下，所述輸出陣列對角線為O。
其中較優(yōu)地，所述測試向量包括與所述乘積項(xiàng)陣列相同的定位向量以及全O或全 I定位向量。
其中較優(yōu)地，當(dāng)施加所述測試向量的時(shí)候，如果所述乘積項(xiàng)中的一項(xiàng)乘積項(xiàng)在施 加與其相同的定位向量時(shí)，與該乘積項(xiàng)對應(yīng)的輸出為I ;在施加與其不同的定位向量時(shí)，與 該乘積項(xiàng)對應(yīng)的輸出為O ;則判斷該乘積項(xiàng)未發(fā)生固定故障；
當(dāng)施加所述測試向量的時(shí)候，如果所述乘積項(xiàng)中的一項(xiàng)在施加與其相同的定位向 量時(shí)，與所述乘積項(xiàng)中的一項(xiàng)對應(yīng)的輸出為O ;在施加全O或全I(xiàn)的定位向量之一時(shí),與所 述乘積項(xiàng)中的一項(xiàng)對應(yīng)的輸出為I ;則判斷該乘積項(xiàng)發(fā)生固定故障。
其中較優(yōu)地，所述測試向量是雙I或雙O步進(jìn)的定位向量，
當(dāng)施加所述雙O或雙I步進(jìn)的定位向量的時(shí)候，發(fā)生以下情況之一則可以判斷該 乘積項(xiàng)發(fā)生橋接故障
如果所述乘積項(xiàng)中的一項(xiàng)乘積項(xiàng)在施加與某一雙O或雙I步進(jìn)的定位向量時(shí)，與 該乘積項(xiàng)對應(yīng)的輸出為I;在施加其他雙O或雙I步進(jìn)的定位向量時(shí)，與該乘積項(xiàng)對應(yīng)的輸出為O ;或者
如果所述乘積項(xiàng)中的一項(xiàng)乘積項(xiàng)在施加與某一雙O或雙I步進(jìn)的定位向量時(shí)，與該乘積項(xiàng)對應(yīng)的輸出為O ;在施加其他雙O或雙I步進(jìn)的定位向量時(shí)，與該乘積項(xiàng)對應(yīng)的輸出為I。
其中較優(yōu)地，所述故障模型還包括輸出陣列故障測試模型，所述陣列故障模型包括輸出陣列全為I或者輸出陣列全為O的模型；
所述測試向量與所述乘積項(xiàng)陣列相同。
本發(fā)明所提供的集成電路測試方法克服了現(xiàn)有技術(shù)中引入外加電路占用器件本身電路資源以及對器件某一個(gè)節(jié)點(diǎn)控制和檢驗(yàn)難以實(shí)現(xiàn)的不足。通過精心設(shè)計(jì)的故障模型，使故障覆蓋率達(dá)到100%，簡潔高效；相應(yīng)的測試向量經(jīng)過優(yōu)化設(shè)計(jì)，提高了測試效率， 減少了測試時(shí)間和測試成本。


圖1為本發(fā)明所提供的集成電路測試方法的整體框架示意圖2為乘積項(xiàng)陣列對角線節(jié)點(diǎn)常I故障模型的結(jié)構(gòu)示意圖3為乘積項(xiàng)陣列對角線節(jié)點(diǎn)常O故障模型的結(jié)構(gòu)示意圖4為輸出陣列常I故障模型的結(jié)構(gòu)示意圖5為輸出陣列常O故障模型的結(jié)構(gòu)示意圖。
具體實(shí)施方式
為了克服現(xiàn)有的集成電路測試方法中弓丨入外加電路占用可編程器件本身電路資源以及對可編程器件中某一個(gè)節(jié)點(diǎn)的控制和檢驗(yàn)難以實(shí)現(xiàn)的不足，本發(fā)明提供一種新型的集成電路測試方法，以建立適當(dāng)?shù)墓收夏Ｐ蜑榧夹g(shù)核心。該集成電路測試方法不僅能建立針對器件特點(diǎn)的測試模型，而且可以通過施加相應(yīng)的測試向量實(shí)現(xiàn)故障診斷。
圖1為本發(fā)明所提供的集成電路測試方法的整體框架示意圖。在該集成電路測試方法中，首先針對待測集成電路器件的技術(shù)特點(diǎn)，通過不同的配置向量分別設(shè)計(jì)若干個(gè)故障模型。這些故障模型盡可能覆蓋該集成電路器件所有可能的故障類型。然后，針對這些故障模型分別提供經(jīng)過優(yōu)化設(shè)計(jì)的測試向量，由待測集成電路器件進(jìn)行相應(yīng)的測試工作。最后，通過各項(xiàng)測試結(jié)果進(jìn)行相應(yīng)的故障診斷，從而獲知該集成電路器件是否正常。
下面以可編程器件為例對本發(fā)明所提供的集成電路測試方法進(jìn)行詳細(xì)的說明?？蓱?yīng)用于包括MAX7000系列的多種可編程器件的測試。
參照圖1所示，首先通過配置向量I①配置成故障模型I⑨。故障模型I⑨經(jīng)過施加測試向量I⑤形成故障判斷I (13)。通過配置向量II②配置成故障模型II⑩。故障模型II⑩經(jīng)過施加測試向量II⑥形成故障判斷II⑩。通過配置向量III③配置成故障模型 111 。故障模型111 (11)經(jīng)過施加測試向量III⑦形成故障判斷III 15-。通過配置向量IV④ 配置成故障模型IV 。故障模型IV@經(jīng)過施加測試向量IV⑧形成故障判斷IV
如圖2所示，本發(fā)明實(shí)施例中的可編程器件可以是MAX7000系列或其他可編程器件。為了提高本發(fā)明故障模型的通用性，根據(jù)對可編程集成電路內(nèi)部結(jié)構(gòu)的研究，多個(gè)乘積項(xiàng)對應(yīng)一個(gè)輸出。乘積項(xiàng)和輸出之間的對應(yīng)關(guān)系保持在2 I，既保證模型依照集成電路通用結(jié)構(gòu)建立，又能保證此比例下模型乘積項(xiàng)得到高覆蓋率的測試。同時(shí)，為了避免過小的故 障模型使得配置次數(shù)增加，造成測試時(shí)間延長降低測試效率，因此采用8乘積項(xiàng)4輸出的故 障模型比較合適。本發(fā)明實(shí)施例中的可編程器件具有8個(gè)輸入N0到N7，4個(gè)輸出M0到M3，8個(gè)乘積 項(xiàng)P0到P7。1表示配置正有效；0表示配置負(fù)有效。左側(cè)乘積項(xiàng)模塊(乘積項(xiàng)陣列)邏輯關(guān)系是
權(quán)利要求
1.一種基于故障模型的集成電路測試方法，針對待測集成電路器件的技術(shù)特點(diǎn)，建立若干故障模型，所述故障模型包括乘積項(xiàng)陣列和輸出陣列，其特征在于包括如下步驟針對所述故障模型分別提供與所述故障模型相匹配的測試向量，對待測集成電路器件進(jìn)行相應(yīng)的測試；最后，通過各項(xiàng)測試結(jié)果進(jìn)行相應(yīng)的故障診斷，從而獲知待測集成電路器件是否正常，其中所述若干故障模型中有兩個(gè)是互補(bǔ)的模型。
2.如權(quán)利要求1所述的集成電路測試方法，其特征在于所述故障模型包括乘積項(xiàng)陣列故障測試模型，所述乘積項(xiàng)陣列故障測試模型包括乘積項(xiàng)陣列對角線節(jié)點(diǎn)為1非對角線節(jié)點(diǎn)為0的故障模型以及乘積項(xiàng)陣列對角線節(jié)點(diǎn)為0非對角線節(jié)點(diǎn)為1的故障模型。
3.如權(quán)利要求2所述的集成電路測試方法，其特征在于所述乘積項(xiàng)和所述輸出之間的對應(yīng)關(guān)系保持在2:1。
4.如權(quán)利要求3所述的集成電路測試方法，其特征在于所述乘積項(xiàng)陣列故障測試模型在乘積項(xiàng)陣列對角線節(jié)點(diǎn)為1非對角線節(jié)點(diǎn)為0的故障模型的情況下，所述輸出陣列對角線為1。
5.如權(quán)利要求3所述的集成電路測試方法，其特征在于所述乘積項(xiàng)陣列故障測試模型在乘積項(xiàng)陣列對角線節(jié)點(diǎn)為0非對角線節(jié)點(diǎn)為1的故障模型的情況下，所述輸出陣列對角線為0。
6.如權(quán)利要求1所述的集成電路測試方法，其特征在于所述測試向量包括與所述乘積項(xiàng)陣列相同的定位向量以及全0或全1定位向量。
7.如權(quán)利要求6所述的集成電路測試方法，其特征在于當(dāng)施加所述測試向量的時(shí)候，如果所述乘積項(xiàng)中的一項(xiàng)乘積項(xiàng)在施加與其相同的定位向量時(shí)，與該乘積項(xiàng)對應(yīng)的輸出為1 ;在施加與其不同的定位向量時(shí)，與該乘積項(xiàng)對應(yīng)的輸出為0 ;則判斷該乘積項(xiàng)未發(fā)生固定故障；當(dāng)施加所述測試向量的時(shí)候，如果所述乘積項(xiàng)中的一項(xiàng)在施加與其相同的定位向量時(shí)，與所述乘積項(xiàng)中的一項(xiàng)對應(yīng)的輸出為0 ;在施加全0或全1的定位向量之一時(shí),與所述乘積項(xiàng)中的一項(xiàng)對應(yīng)的輸出為1 ;則判斷該乘積項(xiàng)發(fā)生固定故障。
8.如權(quán)利要求1所述的集成電路測試方法，其特征在于所述測試向量是雙1或雙0步進(jìn)的定位向量，當(dāng)施加所述雙0或雙1步進(jìn)的定位向量的時(shí)候，發(fā)生以下情況之一則可以判斷該乘積項(xiàng)發(fā)生橋接故障如果所述乘積項(xiàng)中的一項(xiàng)乘積項(xiàng)在施加與某一雙0或雙1步進(jìn)的定位向量時(shí)，與該乘積項(xiàng)對應(yīng)的輸出為1;在施加其他雙0或雙1步進(jìn)的定位向量時(shí)，與該乘積項(xiàng)對應(yīng)的輸出為 0 ;或者如果所述乘積項(xiàng)中的一項(xiàng)乘積項(xiàng)在施加與某一雙0或雙1步進(jìn)的定位向量時(shí)，與該乘積項(xiàng)對應(yīng)的輸出為0 ;在施加其他雙0或雙1步進(jìn)的定位向量時(shí)，與該乘積項(xiàng)對應(yīng)的輸出為 1。
9.如權(quán)利要求1所述的集成電路測試方法，其特征在于所述故障模型還包括輸出陣列故障測試模型，所述陣列故障模型包括輸出陣列全為1或者輸出陣列全為O的模型；所述測試向量與所述乘積項(xiàng)陣列相同。
10.如權(quán)利要求9所述的集成電路測試方法，其特征在于所述乘積項(xiàng)和所述輸出之間的對應(yīng)關(guān)系保持在1:1。
全文摘要
本發(fā)明公開了一種基于故障模型的集成電路測試方法。該測試方法中，首先建立若干故障模型，故障模型包括乘積項(xiàng)陣列和輸出陣列；針對故障模型分別提供與故障模型相匹配的測試向量，對待測集成電路器件進(jìn)行相應(yīng)的測試；最后，通過各項(xiàng)測試結(jié)果進(jìn)行相應(yīng)的故障診斷，從而獲知待測集成電路器件是否正常。本發(fā)明克服了現(xiàn)有技術(shù)中引入外加電路占用器件本身電路資源以及對器件某一個(gè)節(jié)點(diǎn)控制和檢驗(yàn)難以實(shí)現(xiàn)的不足，故障覆蓋率達(dá)到100%，簡潔高效；提高了測試效率，減少了測試時(shí)間和測試成本。
文檔編號G01R31/3181GK103064013SQ20121055523
公開日2013年4月24日 申請日期2012年12月19日 優(yōu)先權(quán)日2012年12月19日
發(fā)明者于明, 張東, 高劍 申請人:北京自動(dòng)測試技術(shù)研究所