專利名稱：一種處理器單粒子效應的頻率響應的測試系統(tǒng)及方法
技術(shù)領域：
本發(fā)明涉及一種處理器單粒子效應的檢測系統(tǒng)及方法，特別是涉及一種用于處理器不同工作頻率下單粒子效應檢測的系統(tǒng)及方法，可應用于航天、軍事電子元器件的考核與抗輻射加固工作。
背景技術(shù)：
各種射線粒子作用于半導體器件將產(chǎn)生多種輻射效應，這些輻射效應將導致電子元器件的性能退化、功能異常甚至完全失效，嚴重時將導致系統(tǒng)發(fā)生災難性的后果?？臻g高能重離子和質(zhì)子在航天器電子元器件中引起的狀態(tài)翻轉(zhuǎn)、鎖定、甚至燒毀等單粒子效應現(xiàn)象，能造成器件瞬時的或永久性的損傷，高能粒子引起的單粒子效應就是航天器電子元器件的最嚴重輻射效應。隨著集成電路特征尺寸的縮減，電路時鐘頻率不斷提高，單粒子瞬態(tài)效應(SET)逐漸成為數(shù)字集成電路軟錯誤的主體。單粒子瞬態(tài)是指高能粒子注入引起的電壓或電流脈沖，單粒子瞬態(tài)傳播到時序邏輯單元后會被鎖存器或觸發(fā)器鎖定，造成數(shù)字電路邏輯的錯誤，從而使得數(shù)字電路系統(tǒng)出現(xiàn)軟錯誤或半永久性錯誤。同時單粒子瞬態(tài)會對模擬電路例如DC/DC轉(zhuǎn)換器、數(shù)?；旌想娐防鏏D、DA等的輸入和輸出的模擬信號造成干擾。因此單粒子瞬態(tài)效應的檢測評估對于航天應用電子元器件可靠應用非常重要。除了與入射粒子、集成電路的工藝有關(guān)以外，單粒子瞬態(tài)效應還與電路運行時鐘頻率有直接的關(guān)系，時鐘頻率是決定單粒子瞬態(tài)效應的條件之一。因此在集成電路的單粒子輻射效應的檢測評估試驗中，工作頻率對集成電路輻射效應的影響是必須要完成的內(nèi)容。但是國內(nèi)輻射效應測試在輻射效應的頻率響應測試方面存在明顯的不足，無法對單粒子效應的頻率響應進行準確的檢測評估。例如申請?zhí)枮?00710176529. 9、名稱為SPARC處理器單粒子效應檢測系統(tǒng)與檢測方法的專利，以及申請?zhí)枮?00910043425. X、名稱為現(xiàn)場可編程邏輯門陣列中單粒子翻轉(zhuǎn)的檢測系統(tǒng)及方法的專利，針對不同對象的輻射效應檢測開發(fā)了測試系統(tǒng)。但是這兩項發(fā)明研制都回避了單粒子效應的頻率響應檢測的技術(shù)難題，采用以上這些集成電路通用測試方案無法開展輻射效應的頻率響應的準確檢測評估。

發(fā)明內(nèi)容
本發(fā)明目的是提供一種可以準確檢測集成電路單粒子效應的頻率響應的測試系統(tǒng)及方法。該系統(tǒng)及方法可以實現(xiàn)不同類型處理器工作頻率的連續(xù)可調(diào)，測試不同處理器的單粒子閂鎖效應、單粒子翻轉(zhuǎn)效應、單粒子瞬態(tài)效應的敏感工作頻率窗口，為高頻、超大規(guī)模的集成電路單粒子效應全面考核提供了平臺。本發(fā)明系統(tǒng)的解決方案是一種處理器單粒子效應的頻率響應的測試系統(tǒng)，其特殊之處在于
包括供電單兀6、中心控制系統(tǒng)3、時鐘解決系統(tǒng)4、可變工作頻率的數(shù)據(jù)聞速實時處理模塊5、高速數(shù)據(jù)傳輸系統(tǒng)8 ；
所述供電系統(tǒng)6向中心控制系統(tǒng)3、時鐘解決系統(tǒng)4、可變工作頻率的數(shù)據(jù)聞速實時處理模塊5提供獨立電源；
所述高速數(shù)據(jù)傳輸系統(tǒng)8用于實現(xiàn)中心控制系統(tǒng)3與上位機10的串行接口通信；
所述中心控制系統(tǒng)3包括被測處理器I/O管腳配置系統(tǒng)2 ;所述中心控制系統(tǒng)3用于執(zhí)行上位機10對測試系統(tǒng)發(fā)出的指令，并調(diào)度測試系統(tǒng)各功能模塊協(xié)同工作；所述被測處理器I/o管腳配置系統(tǒng)2對被測處理器的I/O管腳進行定義，并為其提供相應輸入信號， 以及對其輸出信號進行采集；
所述時鐘解決系統(tǒng)4包括數(shù)字頻率合成器和時鐘發(fā)生器；所述數(shù)字頻率合成器接受中心控制系統(tǒng)3發(fā)出的上位機指令，產(chǎn)生所需要的任意時鐘頻率；所述時鐘發(fā)生器為數(shù)字頻率合成器提供基準時鐘；
所述可變工作頻率的數(shù)據(jù)高速實時處理模塊5包括由FPGA配置的高速FIFO緩存器和比較器；所述FIFO緩存器與中心控制系統(tǒng)3的數(shù)據(jù)接口相連；所述FIFO緩存器和比較器的工作時鐘與被測處理器保持同步，對被測處理器按照不同速率輸出的每一個輸 出字進行實時校驗和處理，并向中心控制系統(tǒng)和上位機傳送測試結(jié)果。
還包括閂鎖監(jiān)測模塊7 ;所述閂鎖監(jiān)測模塊7包括電流信號放大器與模擬數(shù)字信號轉(zhuǎn)換器；所述閂鎖監(jiān)測模塊用于監(jiān)測被測處理器的1. 5V、1. 8V、2. 5V和/或3. 3V電源的功耗電流，并將監(jiān)測結(jié)果傳輸給中心控制系統(tǒng)；所述中心控制系統(tǒng)根據(jù)功耗電流值的大小判斷是否發(fā)生單粒子閂鎖，并對發(fā)生閂鎖的被測處理器暫時斷電。
還包括溫度檢測單元9 ;所述溫度監(jiān)測單元9采用數(shù)字溫度傳感芯片制作的探頭探測被測處理器I的實時溫度，并將其利用數(shù)字串行傳輸?shù)姆绞絺鬟f給中心控制系統(tǒng)3進行判斷。
上述被測處理器I/O管腳配置系統(tǒng)2包括FPGA芯片和FPGA配置芯片。
采用上述測試系統(tǒng)的處理器單粒子效應的頻率響應的測試方法，其特殊之處在于包括以下步驟
I系統(tǒng)初始化
1.1中心控制系統(tǒng)下載程序源代碼并運行；
1. 2中心控制系統(tǒng)對高速數(shù)據(jù)傳輸系統(tǒng)進行配置，以實現(xiàn)中心控制系統(tǒng)與上位機高速實時通信；
1. 3下載被測處理器I/O管腳配置系統(tǒng)的配置信息，I/O管腳配置系統(tǒng)運行，以實現(xiàn)被測處理器與中心控制系統(tǒng)及上位機之間正常通信；
1. 4由上位機通過計算機指令，實現(xiàn)被測處理器測試程序的加載；
2執(zhí)行單粒子效應實時監(jiān)測與處理
2.1被測處理器執(zhí)行測試程序；
2. 2測試系統(tǒng)對被測處理器單粒子效應測試數(shù)據(jù)進行實時分析；
2. 3高速數(shù)據(jù)傳輸系統(tǒng)將分析結(jié)果上傳到上位機；
3在線調(diào)整被測處理器工作頻率
3.1上位機通過中心控制系統(tǒng)對被測處理器斷電；
3. 2中心控制系統(tǒng)對時鐘解決系統(tǒng)發(fā)送調(diào)整頻率指令，時鐘解決系統(tǒng)廣生新的工 作頻率
3. 3中心控制系統(tǒng)重新配置高速數(shù)據(jù)實時處理模塊；
3. 4被測處理器上電運行，繼續(xù)執(zhí)行步驟2，完成新工作頻率下被測處理器的測試。
上述步驟2還包括利用閂鎖監(jiān)測模塊進行單粒子閂鎖監(jiān)測與保護的步驟。
上述步驟2還包括利用溫度監(jiān)測模塊進行被測處理器溫度監(jiān)測與保護的步驟。
還包括在線調(diào)整單粒子效應監(jiān)測與處理的步驟
上位機根據(jù)單粒子效應測試結(jié)果，判斷是否需要調(diào)整單粒子效應監(jiān)測程序，并將調(diào)整后的程序源代碼經(jīng)高速數(shù)據(jù)傳輸系統(tǒng)、中心控制系統(tǒng)、被測處理器I/O管腳配置系統(tǒng)， 最終加載到被測處理器。
本發(fā)明與現(xiàn)有技術(shù)相比有益效果為
1、本發(fā)明設計了用于測試不同工作頻率下處理器單粒子效應的時鐘解決系統(tǒng)，實現(xiàn)了被測處理器工作頻率的連續(xù)調(diào)整，解決了現(xiàn)有技術(shù)無法全面開展高集成度、高頻集成電路單粒子效應的工作頻率敏感窗口的難題。
2、本發(fā)明設計了單粒子效應測試測試系統(tǒng)的全部可重新配置方法，實現(xiàn)了中心控制系統(tǒng)和數(shù)據(jù)處理模塊的高速重新配置，可以解決單粒子效應測試中粒子濺射等因素引起的測試系統(tǒng)故障，實現(xiàn)測試系統(tǒng)在不破壞或改變測試條件下的穩(wěn)定可靠運行。
3、本發(fā)明設計了可變工作頻率的高速數(shù)據(jù)實時處理模塊，實現(xiàn)了對不同傳輸速率下測試數(shù)據(jù)的高速處理。突破現(xiàn)有技術(shù)，可以在不停止或改變外部試驗條件下，在線調(diào)整數(shù)據(jù)處理模塊的配置，實現(xiàn)全面的現(xiàn)場故障診斷。
4、本發(fā)明采用FPGA作為高速數(shù)據(jù)實時處理模塊，實現(xiàn)了與被測處理器芯片輸出數(shù)據(jù)的同步，保證了數(shù)據(jù)處理的高速。
5、本發(fā)明設計了被測處理器I/O管腳配置系統(tǒng)，使本發(fā)明測試系統(tǒng)具備了針對不同處理器開展單粒子效應測試的能力，突破了現(xiàn)有技術(shù)只能針對某特定處理器開展測試工作的局限。
6、本發(fā)明設計了高速數(shù)據(jù)輸出單元、全新配置的數(shù)據(jù)處理模塊，實現(xiàn)了測試向量的快速自動調(diào)整，提高了單粒子效應測試系統(tǒng)的在線處理、分析單粒子效應事件的能力。
7、本發(fā)明的測試系統(tǒng)為被測處理器與系統(tǒng)其它部件設置了獨立電源，以便于處理被測處理器的單粒子效應故障。


圖1為本發(fā)明處理器單粒子效應的頻率響應的測試系統(tǒng)原理框圖2為本發(fā)明時鐘解決系統(tǒng)原理框圖3為本發(fā)明處理器單粒子效應的頻率響應測試的測試方法流程圖4為本發(fā)明測試系統(tǒng)初始化流程圖5為本發(fā)明單粒子效應實時監(jiān)測與處理流程圖6為本發(fā)明頻率響應測試中頻率調(diào)整流程圖。
具體實施例方式如圖1所示，為本發(fā)明處理器單粒子效應的頻率響應測試的測試系統(tǒng)原理框圖，包括被測處理器1、被測處理器I/o管腳配置系統(tǒng)2、中心控制系統(tǒng)3等。被測處理器I/O管腳配置系統(tǒng)2是中心控制系統(tǒng)與不同處理器之間的接口，它是由現(xiàn)場可編程門陣列(FPGA)實現(xiàn)。FPGA與被測處理器直連接，利用FPGA的可編程邏輯資源對被測處理器的I/O管腳定義，并為其提供相應輸入信號，對其輸出信號進行采集。FPGA與中心控制系統(tǒng)3的數(shù)據(jù)接口相連，F(xiàn)PGA將從被測處理器采集并處理過的數(shù)據(jù)傳送給中心控制系統(tǒng)3。被測處理器I/O管腳配置系統(tǒng)還包括FPGA配置芯片，用于實現(xiàn)FPGA芯片的配置。中心控制系統(tǒng)3負責控制整個測試系統(tǒng)各元件之間協(xié)調(diào)工作，并完成對測試數(shù)據(jù)的部分處理。它與上位機之間通過高速數(shù)據(jù)傳輸系統(tǒng)8連接，實現(xiàn)與上位置之間的實時通信。中心控制系統(tǒng)3由一種數(shù)字信號處理器(DSP)型控制芯片實現(xiàn)，它負責控制測試系統(tǒng)上其余芯片、負責接收并處理被測數(shù)據(jù)、負責測試系統(tǒng)與上位機之間的實時通信與數(shù)據(jù)傳輸;如圖1所示的本發(fā)明處理器單粒子效應的頻率響應測試的通用測試系統(tǒng)還包括時鐘解決系統(tǒng)4、可變工作頻率的數(shù)據(jù)高速實時處理模塊5、供電單元6、閂鎖監(jiān)測模塊7、高速數(shù)據(jù)傳輸系統(tǒng)8、溫度檢測單元9。時鐘解決系統(tǒng)4是實現(xiàn)單粒子效應的頻率響應測試的主體部件，其功能框圖如圖
2所示。時鐘解決系統(tǒng)4主要包括時鐘發(fā)生器、數(shù)字頻率合成器。數(shù)字頻率合成器接受中心控制系統(tǒng)的命令，產(chǎn)生系統(tǒng)測試所需的任意時鐘頻率。時鐘發(fā)生器則為數(shù)字頻率合成器提供基準時鐘。可變工作頻率的數(shù)據(jù)高速實時處理模塊5是由現(xiàn)場可編程門陣列(FPGA)實現(xiàn)。FPGA被配置成高速的先進先出(FIFO)結(jié)構(gòu)和比較器，F(xiàn)IFO和比較器工作的時鐘與被測處理器保持同步，對被測處理器的每一個輸出字進行實時校驗和處理。采用FPGA作為高速數(shù)據(jù)實時處理模塊實現(xiàn)了與被測處理器芯片輸出數(shù)據(jù)的同步，由保證了數(shù)據(jù)處理的高速。閂鎖監(jiān)測模塊7是由電流信號放大器與模擬數(shù)字信號轉(zhuǎn)換器(ADC)組成。閂鎖監(jiān)測模塊可對被測處理器可存在的1. 5V、1. 8V、2. 5V、3. 3V電源的功耗電流進行監(jiān)測，并將ADC的數(shù)字輸出傳遞給中心控制系統(tǒng)，由中心控制系統(tǒng)通過功耗電流值的大小判斷是否發(fā)生單粒子閂鎖。發(fā)生單粒子閂鎖后，中心控制系統(tǒng)將發(fā)出指令，對被測處理器發(fā)生閂鎖的電源暫時斷電。溫度監(jiān)測單元9是采用數(shù)字溫度傳感芯片制作的探頭，探測被測處理器I的實時溫度。溫度信息利用數(shù)字串行傳輸?shù)姆绞絺鬟f給中心控制系統(tǒng)3，由中心控制系統(tǒng)3判斷被測處理器的溫度是否超出閾值。高速數(shù)據(jù)傳輸系統(tǒng)8是指中心控制系統(tǒng)與上位計算之間采用通用串行接口(USB)的方式通信。USB通信由商用USB端口芯片實現(xiàn)，USB的高速差分信號在本發(fā)明的測試系統(tǒng)外經(jīng)差分光電信號轉(zhuǎn)換器轉(zhuǎn)換成光信號，以實現(xiàn)長距離、無電磁干擾的傳播。如圖3所示，為本發(fā)明處理器單粒子效應的頻率響應測試的通用測試方法流程圖。具體實現(xiàn)步驟如下
I系統(tǒng)上電；
參見圖4，系統(tǒng)上電的次序依次是中心控制系統(tǒng)3、被測處理器I/O管腳配置系統(tǒng) 2、被測處理器I。
2啟動人機交互與數(shù)據(jù)處理軟件包；
3初始化
如圖4所示，為本發(fā)明的初始化流程圖。它的步驟分為
a.中心控制系統(tǒng)下載源代碼并運行，中心控制系統(tǒng)完成本發(fā)明所述被測處理器 (DUT) I/O管腳配置系統(tǒng)與USB芯片初始化所需偏置設置；
b. FPGA配置信息下載FPGA完成編程，實現(xiàn)了被測處理器的I/O引腳配置。同時 USB芯片啟動，本發(fā)明系統(tǒng)與上位機實現(xiàn)通信；
c.被測處理器源代碼下載并啟動運行，實現(xiàn)被測處理器與上位機之間實時通信與數(shù)據(jù)傳輸。
4束流開始，本發(fā)明測試系統(tǒng)開始單粒子效應實時檢測與在線處理。
如圖5所示，為本發(fā)明的單粒子效應實時檢測與在線處理流程圖。它的步驟分為
a.檢測被測處理器是否能正常工作。高能粒子入射會造成被測處理器不能正常運行測試代碼，發(fā)生單粒子功能中斷現(xiàn)象；
b. 一旦發(fā)生單粒子功能中斷現(xiàn)象，則測試系統(tǒng)對被測處理器執(zhí)行功能恢復操作；
c.在沒有發(fā)生單粒子功能中斷的情況下，對被測處理器的單粒子效應展開動態(tài)和靜態(tài)測試，并將測試測試結(jié)果經(jīng)所述的高速實時處理模塊5處理后，上傳給上位機；
d.測試過程中同時對單粒子閂鎖進行監(jiān)測，一旦發(fā)生單粒子閂鎖現(xiàn)象，本發(fā)明測試系統(tǒng)對被測處理器開展單粒子閂鎖保護；
e.由上位機和本發(fā)明系統(tǒng)根據(jù)單粒子效應測試的結(jié)果判斷是否需要在線更改被測處理器以及數(shù)據(jù)處理模塊的配置程序；
5粒子達到預定劑量點后，由試驗人員和上位機判斷是否需要調(diào)整被測處理器測試頻率。
如圖6所示，為本發(fā)明頻率響應測試中頻率調(diào)整流程圖。它包括以下步驟
a.被測處理器I斷電；
b.中心控制系統(tǒng)向時鐘解決系統(tǒng)發(fā)送指令，頻率合成器調(diào)整輸出時鐘彳目號；
c.被測處理器上電，執(zhí)行測試程序；
d.重新配置數(shù)據(jù)高速實時處理模塊5，使其實現(xiàn)匹配調(diào)整后的被測處理器工作頻率。
權(quán)利要求
1.一種處理器單粒子效應的頻率響應的測試系統(tǒng)，其特征在于 包括供電單元(6)、中心控制系統(tǒng)(3)、時鐘解決系統(tǒng)(4)、可變工作頻率的數(shù)據(jù)高速實時處理模塊(5)、高速數(shù)據(jù)傳輸系統(tǒng)(8)； 所述供電系統(tǒng)(6)向中心控制系統(tǒng)(3)、時鐘解決系統(tǒng)(4)、可變工作頻率的數(shù)據(jù)聞速實時處理模塊(5)提供獨立電源； 所述高速數(shù)據(jù)傳輸系統(tǒng)(8)用于實現(xiàn)中心控制系統(tǒng)(3)與上位機(10)的串行接口通f目; 所述中心控制系統(tǒng)(3)包括被測處理器I/O管腳配置系統(tǒng)(2);所述中心控制系統(tǒng)(3)用于執(zhí)行上位機(10)對測試系統(tǒng)發(fā)出的指令，并調(diào)度測試系統(tǒng)各功能模塊協(xié)同工作；所述被測處理器I/O管腳配置系統(tǒng)(2)對被測處理器的I/O管腳進行定義，并為其提供相應輸入信號，以及對其輸出信號進行采集； 所述時鐘解決系統(tǒng)(4)包括數(shù)字頻率合成器和時鐘發(fā)生器；所述數(shù)字頻率合成器接受中心控制系統(tǒng)(3)發(fā)出的上位機指令，產(chǎn)生所需要的任意時鐘頻率；所述時鐘發(fā)生器為數(shù)字頻率合成器提供基準時鐘； 所述可變工作頻率的數(shù)據(jù)高速實時處理模塊(5)包括由FPGA配置的高速FIFO緩存器和比較器；所述FIFO緩存器與中心控制系統(tǒng)(3)的數(shù)據(jù)接口相連；所述FIFO緩存器和比較器的工作時鐘與被測處理器保持同步，對被測處理器按照不同速率輸出的每一個輸出字進行實時校驗和處理，并向中心控制系統(tǒng)和上位機傳送測試結(jié)果。
2.根據(jù)權(quán)利要求1所述的處理器單粒子效應的頻率響應的測試系統(tǒng)，其特征在于還包括閂鎖監(jiān)測模塊(7);所述閂鎖監(jiān)測模塊(7)包括電流信號放大器與模擬數(shù)字信號轉(zhuǎn)換器；所述閂鎖監(jiān)測模塊用于監(jiān)測被測處理器的1. 5V、1. 8V、2. 5V和/或3. 3V電源的功耗電流，并將監(jiān)測結(jié)果傳輸給中心控制系統(tǒng)；所述中心控制系統(tǒng)根據(jù)功耗電流值的大小判斷是否發(fā)生單粒子閂鎖，并對發(fā)生閂鎖的被測處理器暫時斷電。
3.根據(jù)權(quán)利要求1或2所述的處理器單粒子效應的頻率響應的測試系統(tǒng)，其特征在于還包括溫度檢測單元(9);所述溫度監(jiān)測單元(9)采用數(shù)字溫度傳感芯片制作的探頭探測被測處理器(I)的實時溫度，并將其利用數(shù)字串行傳輸?shù)姆绞絺鬟f給中心控制系統(tǒng)(3)進行判斷。
4.根據(jù)權(quán)利要求3所述的處理器單粒子效應的頻率響應的測試系統(tǒng)，其特征在于所述被測處理器I/O管腳配置系統(tǒng)(2)包括FPGA芯片和FPGA配置芯片。
5.采用權(quán)利要求1所述測試系統(tǒng)的處理器單粒子效應的頻率響應的測試方法，其特征在于包括以下步驟 I系統(tǒng)初始化1.1中心控制系統(tǒng)下載程序源代碼并運行；1.2中心控制系統(tǒng)對高速數(shù)據(jù)傳輸系統(tǒng)進行配置，以實現(xiàn)中心控制系統(tǒng)與上位機高速實時通信；1.3下載被測處理器I/O管腳配置系統(tǒng)的配置信息，I/O管腳配置系統(tǒng)運行，以實現(xiàn)被測處理器與中心控制系統(tǒng)及上位機之間正常通信；1.4由上位機通過計算機指令，實現(xiàn)被測處理器測試程序的加載； 2執(zhí)行單粒子效應實時監(jiān)測與處理·2.1被測處理器執(zhí)行測試程序； ·2.2測試系統(tǒng)對被測處理器單粒子效應測試數(shù)據(jù)進行實時分析； ·2.3高速數(shù)據(jù)傳輸系統(tǒng)將分析結(jié)果上傳到上位機； ·3在線調(diào)整被測處理器工作頻率 ·3.1上位機通過中心控制系統(tǒng)對被測處理器斷電； ·3. 2中心控制系統(tǒng)對時鐘解決系統(tǒng)發(fā)送調(diào)整頻率指令，時鐘解決系統(tǒng)產(chǎn)生新的工作頻率； · 3.3中心控制系統(tǒng)重新配置高速數(shù)據(jù)實時處理模塊； · 3.4被測處理器上電運行，繼續(xù)執(zhí)行步驟2，完成新工作頻率下被測處理器的測試。
6.根據(jù)權(quán)利要求5所述的處理器單粒子效應的頻率響應的測試方法，其特征在于所述步驟2還包括利用閂鎖監(jiān)測模塊進行單粒子閂鎖監(jiān)測與保護的步驟。
7.根據(jù)權(quán)利要求5或6所述的處理器單粒子效應的頻率響應的測試方法，其特征在于所述步驟2還包括利用溫度監(jiān)測模塊進行被測處理器溫度監(jiān)測與保護的步驟。
8.根據(jù)權(quán)利要求7所述的處理器單粒子效應的頻率響應的測試方法，其特征在于還包括在線調(diào)整單粒子效應監(jiān)測與處理的步驟 上位機根據(jù)單粒子效應測試結(jié)果，判斷是否需要調(diào)整單粒子效應監(jiān)測程序，并將調(diào)整后的程序源代碼經(jīng)高速數(shù)據(jù)傳輸系統(tǒng)、中心控制系統(tǒng)、被測處理器I/O管腳配置系統(tǒng)，最終加載到被測處理器。
全文摘要
本發(fā)明涉及一種處理器單粒子效應的頻率響應的測試系統(tǒng)及方法，包括被測處理器、被測處理器I/O管腳配置系統(tǒng)、中心控制系統(tǒng)等。被測處理器I/O管腳配置系統(tǒng)是中心控制系統(tǒng)與不同處理器之間的接口，它是由現(xiàn)場可編程門陣列(FPGA)實現(xiàn)；中心控制系統(tǒng)負責控制整個測試系統(tǒng)各元件之間協(xié)調(diào)工作，并完成對測試數(shù)據(jù)的部分處理；它與上位機之間通過高速數(shù)據(jù)傳輸系統(tǒng)連接，實現(xiàn)與上位置之間的實時通信。該系統(tǒng)及方法可以實現(xiàn)不同類型處理器工作頻率的連續(xù)可調(diào)，測試不同處理器的單粒子閂鎖效應、單粒子翻轉(zhuǎn)效應、單粒子瞬態(tài)效應的敏感工作頻率窗口，為高頻、超大規(guī)模的集成電路單粒子效應全面考核提供了平臺。
文檔編號G01R31/303GK103018659SQ20121048845
公開日2013年4月3日 申請日期2012年11月26日 優(yōu)先權(quán)日2012年11月26日
發(fā)明者張科營, 羅尹虹, 郭紅霞, 姚志斌, 郭曉強, 張鳳祁, 王園明, 王忠明, 閆逸華, 丁李麗, 趙雯, 王燕萍 申請人:西北核技術(shù)研究所