專利名稱：雷達(dá)成像信號(hào)模擬器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于數(shù)字信號(hào)處理技術(shù)領(lǐng)域，涉及利用多個(gè)現(xiàn)場可編程門陣列FPGA芯片控制的單個(gè)板卡組成一個(gè)模擬器系統(tǒng)，以完成數(shù)字信號(hào)模擬化、數(shù)字信號(hào)存儲(chǔ)和數(shù)字信號(hào)模擬化?？膳c信號(hào)處理子系統(tǒng)構(gòu)成雷達(dá)信號(hào)成像系統(tǒng)，應(yīng)用于雷達(dá)、導(dǎo)彈、電子測量領(lǐng)域。
背景技術(shù)：
隨著信息科學(xué)技術(shù)日新月異的發(fā)展，在現(xiàn)代實(shí)時(shí)信號(hào)處理領(lǐng)域，為了獲得更精確有效的信息，必然需要獲取大量的數(shù)據(jù)來處理，目前高速數(shù)據(jù)采集系統(tǒng)已在雷達(dá)、聲納、圖像處理、語音識(shí)別、通信、瞬態(tài)信號(hào)測試等領(lǐng)域得到廣泛應(yīng)用。它的關(guān)鍵技術(shù)是高速ADC技術(shù)、數(shù)據(jù)轉(zhuǎn)存與回放技術(shù)和糾錯(cuò)、抗干擾技木。在信號(hào)處理機(jī)的開發(fā)和調(diào)試中，如果整個(gè)過程都采用外場試飛費(fèi)時(shí)費(fèi)力，使得研制周期加長，在某些惡劣的情況下甚至不能夠?qū)崿F(xiàn)。因此，設(shè)計(jì)雷達(dá)信號(hào)模擬器是十分必要的。雷達(dá)信號(hào)模擬器的工作原理是通過把采集到的回波數(shù)據(jù)按照雷達(dá)工作的參數(shù)回放出來，用以在實(shí)驗(yàn)室方便地調(diào)試信號(hào)處理機(jī)，從而驗(yàn)證成像算法是否得到優(yōu)化以及檢測雷達(dá)系統(tǒng)工作是否正常。傳統(tǒng)的模擬器主要用于完成窄帶檢測功能，由于存在存儲(chǔ)數(shù)據(jù)量較小和傳輸速率較低，因而導(dǎo)致無法成像。

發(fā)明內(nèi)容
本發(fā)明的目的在于改進(jìn)傳統(tǒng)的模擬器的不足，提出一種存儲(chǔ)數(shù)據(jù)量大，傳輸速率高的雷達(dá)成像信號(hào)模擬器，以與信號(hào)處理系統(tǒng)一起完成對模擬目標(biāo)回波的回放式成像和實(shí)時(shí)成像。為實(shí)現(xiàn)上述目的，本發(fā)明包括帶主板的エ控機(jī)機(jī)箱、高速大容量存儲(chǔ)子系統(tǒng)和AD采集子系統(tǒng)，其特征在于，還包括DA回放子系統(tǒng)，用于對雷達(dá)回波信號(hào)進(jìn)行回放處理；所述的高速大容量存儲(chǔ)子系統(tǒng)，包含第一大規(guī)模邏輯陣列FPGAl芯片、第一 PCIl接ロ、兩個(gè)高速差分接口和136個(gè)存儲(chǔ)芯片F(xiàn)LASH，這些FLASH分為四組，每組FLASH與第一 FPGAl芯片之間連接，第一 FPGAl通過第一 PCIl接ロ接收エ控機(jī)的命令并解析命令，通過第一高速差分接ロ LVDSl接收AD采集子系統(tǒng)采集的雷達(dá)回波數(shù)字信號(hào)，并進(jìn)行存儲(chǔ)，同時(shí)通過第二高速差分接ロ LVDS2向DA回放子系統(tǒng)發(fā)送存儲(chǔ)的回波信號(hào)；所述的AD采集子系統(tǒng)，包含一個(gè)雙通道AD采集芯片、第二 PCI2接ロ、第二 FPGA2芯片、兩個(gè)高速差分接口和三個(gè)信號(hào)接ロ通道，AD采集芯片與第二 FPGA2芯片之間互聯(lián)，第ニ FPGA2芯片通過第二 PCI2接ロ接收エ控機(jī)的命令并解析命令，通過第三高速差分接ロLVDS3和第四高速差分接ロ LVDS4向高速大容量存儲(chǔ)子系統(tǒng)及外部的信號(hào)處理系統(tǒng)發(fā)送采集的雷達(dá)回波數(shù)據(jù)，通過第一信號(hào)接ロ通道SMAl接收外界觸發(fā)信號(hào)，并通過第二信號(hào)接ロ通道SMA2和第三信號(hào)接ロ通道SMA3接收DA回放子系統(tǒng)發(fā)送的模擬回波；所述的DA回放子系統(tǒng)，所述的DA回放子系統(tǒng)2，包含兩片單通道DA芯片、第三FPGA3芯片，第五高速差分接ロ LVDS5和三個(gè)信號(hào)接ロ通道，該兩片單通道DA芯片分別與第三FPGA3芯片之間互聯(lián)，第三FPGA3芯片通過第五高速差分接ロ LVDS5接收高速大容量存儲(chǔ)子系統(tǒng)3發(fā)送的數(shù)據(jù)，通過第四信號(hào)接ロ通道SMA4接收外界觸發(fā)信號(hào)，并通過第五信號(hào)接ロ通道SMA5和第六信號(hào)接ロ通道SMA6分別向AD采集子系統(tǒng)4的第二信號(hào)接ロ通道SMA2和第三信號(hào)接ロ通道SMA3發(fā)送模擬回波信號(hào)。所述的帶主板的エ控機(jī)機(jī)箱，是基于CPCI總線的エ業(yè)控制計(jì)算機(jī)，設(shè)有七個(gè)插槽，用于插接高速大容量存儲(chǔ)子系統(tǒng)3、AD采集子系統(tǒng)4和DA回放子系統(tǒng)2 ;所述的這些子系統(tǒng)通過PCI協(xié)議實(shí)現(xiàn)與主板之間的通信。本發(fā)明具有如下優(yōu)點(diǎn)I)本發(fā)明由于采用固態(tài)存儲(chǔ)芯片F(xiàn)LASH為存儲(chǔ)介質(zhì)，以第一 FPGAl為存儲(chǔ)陣列的控制核心，具有可靠性好、功耗小、容量大、體積小及易擴(kuò)展的優(yōu)點(diǎn)；2)本發(fā)明由于采用PCI接ロ及DA回放子系統(tǒng)，可結(jié)合AD采集子系統(tǒng)在エ控機(jī)顯示器界面顯示回波信號(hào)的圖像；3)本發(fā)明由于采用PCI接ロ作為與主機(jī)PC的通信橋梁，具有易控制的優(yōu)點(diǎn)。4)本發(fā)明由于有DA回放子系統(tǒng)，模擬器可與信號(hào)處理系統(tǒng)一起實(shí)現(xiàn)實(shí)時(shí)成像和回放式成像功能；5)本發(fā)明由于將FLASH存儲(chǔ)陣列分成四組，每組34片，通過對每組的FLASH使能引腳操作使FLASH存儲(chǔ)陣列最終能變成八組，可依次按組流水對FLASH進(jìn)行操作，因此實(shí)現(xiàn)了用高密度、相對低速的FLASH存儲(chǔ)器對高速數(shù)據(jù)的可靠存儲(chǔ)，最高存儲(chǔ)回放速度可達(dá)320Mbytes/s；6)本發(fā)明由于采用PCI接ロ及DA回放子系統(tǒng)，可結(jié)合AD采集子系統(tǒng)在エ控機(jī)顯示器界面顯示回波信號(hào)的圖像。


圖I是本發(fā)明的整體結(jié)構(gòu)框圖；圖2是本發(fā)明中的高速大容量存儲(chǔ)子系統(tǒng)結(jié)構(gòu)示意圖；圖3是圖2中每組FLASH存儲(chǔ)陣列與第一 FPGAl的連接示意圖；圖4是圖2中的第一高速差分接ロ LVDSl與第一 FPGAl的連接示意圖；圖5是圖2中的第二高速差分接ロ LVDS2與第一 FPGAl的連接示意圖；圖6是圖2中的第一 PCIl芯片與第一 FPGAl的連接示意圖；圖7是本發(fā)明中的AD采集子系統(tǒng)結(jié)構(gòu)示意圖；圖8是圖7中的高速AD芯片與第二 FPGA2的連接示意圖；圖9是圖7中的第四高速差分接ロ LVDS4與第二 FPGA2連接示意圖；圖10是圖7中的第三高速差分接ロ LVDS3與第二 FPGA2連接示意圖；圖11是圖7中的第二 PCI2芯片與第二 FPGA2連接示意圖；圖12是本發(fā)明中的DA回放子系統(tǒng)結(jié)構(gòu)示意圖；圖13是圖12中的DA芯片與第三FPGA3的連接示意圖； 圖14是圖12中的第五高速差分接ロ LVDS5與第三FPGA3連接示意圖。
具體實(shí)施例方式參照圖1，本發(fā)明的雷達(dá)成像信號(hào)模擬器系統(tǒng)主要由一個(gè)帶主板的標(biāo)準(zhǔn)CPCIエ控機(jī)1、AD采集子系統(tǒng)4、大容量存儲(chǔ)子系統(tǒng)3和DA回放子系統(tǒng)2四部分構(gòu)成。其中帶主板的標(biāo)準(zhǔn)CPCIエ控機(jī)，是基于CPCI總線的エ業(yè)控制計(jì)算機(jī)，設(shè)有七個(gè)插槽，用于插接高速大容量存儲(chǔ)子系統(tǒng)3、AD采集子系統(tǒng)4和DA回放子系統(tǒng)2，這些子系統(tǒng)通過PCI協(xié)議實(shí)現(xiàn)與主板之間的通信。AD采集子系統(tǒng)4和DA回放子系統(tǒng)2均需要外接采樣時(shí)鐘，在觸發(fā)信號(hào)到來時(shí)開始同時(shí)工作。AD采集子系統(tǒng)4采集雷達(dá)回波信號(hào)，將采集的信號(hào)傳輸給大容量存儲(chǔ)子系統(tǒng)3進(jìn)行存儲(chǔ)，大容量存儲(chǔ)子系統(tǒng)3將存儲(chǔ)的信號(hào)傳輸給DA回放子系統(tǒng)2，DA回放子系統(tǒng)2最后將模擬信號(hào)傳輸給AD采集子系統(tǒng)4，AD采集子系統(tǒng)4將采集的數(shù)字信號(hào)傳輸給信號(hào)處理系統(tǒng)成像。參照圖2，為本發(fā)明的大容量存儲(chǔ)子系統(tǒng)3，包含第一大規(guī)模邏輯陣列FPGAl芯片、第一 PCIl芯片、第一高速差分接ロ LVDSl、第二高速差分接ロ LVDS2和136個(gè)存儲(chǔ)芯片 FLASH,這些FLASH分為四組，每組FLASH分別與第一FPGAl連接，第一 FPGAl通過第一PCIl接ロ接收エ控機(jī)的命令并解析命令，通過第一高速差分接ロ LVDSl接收AD采集子系統(tǒng)4采集的雷達(dá)回波數(shù)字信號(hào)，并進(jìn)行存儲(chǔ)，同時(shí)通過第二高速差分接ロ LVDS2向DA回放子系統(tǒng)2發(fā)送存儲(chǔ)的回波信號(hào)；所述的第一 FPGAl選用ALTERA公司的Stratix II系列芯片EP2S90F1020I4，但不局限于該芯片，它有著豐富的觸發(fā)器和查找表LUT，非常適合復(fù)雜時(shí)序邏輯的設(shè)計(jì)，并有內(nèi)置存儲(chǔ)RAM，可以緩存一定量的數(shù)據(jù)，同時(shí)具備支持各種單端和差分標(biāo)準(zhǔn)的普通1/0，可供用戶根據(jù)不同需求進(jìn)行選擇，該部分包含命令接收解析子模塊，用于接收第一 PCIl芯片發(fā)送來的命令，并解析該命令；數(shù)據(jù)接收存儲(chǔ)子模塊，用于接收來自數(shù)據(jù)接收接ロ傳輸來的外部數(shù)據(jù)，并經(jīng)內(nèi)部組織處理后存至FLASH存儲(chǔ)陣列；數(shù)據(jù)回放控制子模塊，用于控制FLASH存儲(chǔ)陣列將存儲(chǔ)數(shù)據(jù)通過數(shù)據(jù)回放接ロ進(jìn)行回放。所述的FLASH存儲(chǔ)陣列模塊，選用SAMSUNG公司的NAND FLASH系列芯片K9WBG08U1M，但不局限于該芯片，它的外部接ロ速度為40MHz，數(shù)據(jù)位寬8位；每片芯片含有16384個(gè)數(shù)據(jù)塊，每個(gè)數(shù)據(jù)塊分成64頁，每頁大小為(2K+64)Bytes，其中2KBytes為數(shù)據(jù)存儲(chǔ)區(qū)，64Bytes為空閑區(qū)；每片K9WBG08U1M存儲(chǔ)總?cè)萘繛?GBytes ;以頁為單位進(jìn)行讀寫，以塊為単位擦除，命令、數(shù)據(jù)、地址共用同一總線，并具有硬件數(shù)據(jù)保護(hù)功能；該FLASH存儲(chǔ)陣列模塊包含136片F(xiàn)LASH芯片，分為八組，每組34片，其中32片用于數(shù)據(jù)存儲(chǔ)，2片專門用于冗余校驗(yàn)，且每組FLASH陣列與第一 FPGAl之間用命令、地址及數(shù)據(jù)單端線進(jìn)行互聯(lián)，各組FLASH陣列與第一 FPGAl之間連接方式相同。所述的第一高速差分接ロ LVDSl和第二高速差分接ロ LVDS2，均選用J63A2F2037AN標(biāo)準(zhǔn)航空接插件，該接插件的阻抗連續(xù)性好，很適合作為高速數(shù)據(jù)連接接ロ。以上各部件之間的詳細(xì)連接關(guān)系如圖3、圖4、圖5和圖6所示。如圖3所示，每組FLASH中的34片F(xiàn)LASH的命令引腳、地址引腳串聯(lián)在一起并與第一 FPGAl互聯(lián)，數(shù)據(jù)引腳并聯(lián)在一起并與第一 FPGAl互聯(lián)，該命令、地址引腳為R/B、CLE、ALE、CE、RE、WE，該數(shù)據(jù)引腳為10[255:0]，其中，R/B為FLASH準(zhǔn)備好/忙信號(hào)，高電平時(shí)表示準(zhǔn)備好可以對其進(jìn)行操作，低電平時(shí)表示沒有準(zhǔn)備好，不能對其操作；CLE為命令鎖存使能控制，用于控制FLASH寄存器的命令通道是否有效;ALE為地址鎖存使能控制，用于控制FLASH寄存器的地址通道是否有效；CE為FLASH片選信號(hào)；RE為讀FLASH使能，；WE為寫FLASH使能；10[255:0]為每組FLASH的并行數(shù)據(jù)引腳。所述命令地址引腳R/B、CLE、ALE, CE、RE、WE，用單端線分別與第一 FPGAl中的任意普通I/O引腳相連；數(shù)據(jù)引腳10[255:0]通過雙端信號(hào)線與第一 FPGAl的普通I/O引腳雙向連接。如圖4所示，第一高速差分接ロ LVDSl與第一 FPGAl之間采用16對差分?jǐn)?shù)據(jù)線、I對差分時(shí)鐘引腳、I個(gè)單端幀同步引腳及I個(gè)單端控制引腳進(jìn)行互聯(lián)，其中第一高速差分接ロ LVDSl的16對差分?jǐn)?shù)據(jù)引腳為DlR0p, DlROn到DlR15p，DlR15n，I對差分時(shí)鐘引腳為 ClRp, ClRn, I個(gè)單端幀同步信號(hào)引腳為FRl, I個(gè)單端控制引腳為SRI, DlROp DlR15p及ClRp為差分對的正信號(hào)引腳，DlROn DlR15n及ClRn為差分對的負(fù)信號(hào)引腳，F(xiàn)Rl為數(shù)據(jù)冋步控制引腳，SRl為單端控制引腳。所述16對差分?jǐn)?shù)據(jù)引腳011 0 ，011 011到011 15 ，011 1511及時(shí)鐘差分對引腳(11^，CIRn，用差分線分別與第一 FPGAl中的任意17對普通I/O引腳相連，同步信號(hào)引腳FRl及控制引腳SR1，用單端線分別與第一 FPGAl中的任意2個(gè)普通I/O引腳相連。如圖5所示，第二高速差分接ロ LVDS2與第一 FPGAl之間采用16對差分?jǐn)?shù)據(jù)線、I對差分時(shí)鐘線、I個(gè)單端幀同步信號(hào)線及I個(gè)單端控制線進(jìn)行互聯(lián)，其中第二高速差分接ロ LVDS2的16對差分?jǐn)?shù)據(jù)引腳為=DlTOp, DlTOn到DlT15p，DlT15n，I對差分時(shí)鐘引腳為ClTp, ClTn, I個(gè)單端幀同步信號(hào)引腳為FT1，I個(gè)單端控制引腳為ST1，DlTOp DlT15p及ClTp為差分對的正信號(hào)引腳，DlTOn DlT15n及ClTn為差分對的負(fù)信號(hào)引腳，F(xiàn)Tl為數(shù)據(jù)冋步控制引腳，STl為單端控制引腳。所述16對差分?jǐn)?shù)據(jù)引腳DlT0p，DlT0n到DlT15p，DlT15n及時(shí)鐘差分對引腳CITp，CITn，用差分線分別與第一 FPGAl中的任意17對普通I/O引腳相連，同步信號(hào)引腳FTl及控制引腳ST1，用單端線分別與第一 FPGAl中的任意2個(gè)普通I/O引腳相連。如圖6 所示，第一 PCIl 芯片包含 ADS1、BREQIU LHOLDU CCSU READYU LCLKUWAITU LffRU LD1[31:0]、BIGENDK LHOLDAI 和 BTERMl 引腳，其中 ADSl 引腳為地址有效地址顯示和新數(shù)據(jù)開始標(biāo)志；BREQI1為請求總線引腳；LH0LD1為請求占用總線引腳；CCS1為寄存器選擇引腳；READY1為讀數(shù)據(jù)在總線上或?qū)憯?shù)據(jù)完成；LCLK1為第一 PCIl時(shí)鐘引腳；WAITl為讀寫未完成的等待引腳；LWRl引腳低電平為讀數(shù)據(jù)，高電平為寫數(shù)據(jù)；LD1[31:0]為三十二位雙向數(shù)據(jù)引腳；BIGEND1引腳為多路信號(hào)輸入輸出標(biāo)志；LH0LDA1為響應(yīng)LHOLDl引腳使用總線引腳；BTERM1引腳有輸入和輸出兩個(gè)功能，當(dāng)作為輸入時(shí)，可一次接收四個(gè)字，當(dāng)作為輸出時(shí)，可與READYl引腳一起中斷數(shù)據(jù)傳輸而開始一個(gè)新的周期。所述的ADS1、BREQII、LHOLDl、CCSl、READYl、WAITl、LffRl、LDl [31:0]、BIGENDK LHOLDAI 和 BTERMl 弓丨腳用單端線分別與第一 FPGAl中的任意42個(gè)普通I/O引腳相連，第一 PCIl時(shí)鐘引腳LCLKl與第一 FPGAl的時(shí)鐘引腳連接。參照圖7，為本發(fā)明的AD采集子系統(tǒng)4，包含雙通道AD采集芯片、第二FPGA2芯片、第二 PCI2芯片、第三高速差分接ロ LVDS3、第三高速差分接ロ LVDS4和三個(gè)信號(hào)接ロ通道，即第一信號(hào)接ロ通道SMAl、第二信號(hào)接ロ通道SMA2和第三信號(hào)接ロ通道SMA3。AD采集芯片與第二 FPGA2芯片之間互聯(lián)，第二 FPGA2芯片通過第二 PCI2芯片接收エ控機(jī)的命令并解析命令，通過第三高速差分接ロ LVDS3和第四高速差分接ロ LVDS4向高速大容量存儲(chǔ)子系統(tǒng)3及外部的信號(hào)處理系統(tǒng)發(fā)送采集的雷達(dá)回波數(shù)據(jù)，通過第一信號(hào)接ロ通道SMAl接收外界觸發(fā)信號(hào)，并通過第二信號(hào)接ロ通道SMA2和第三信號(hào)接ロ通道SMA3接收DA回放子系統(tǒng)2發(fā)送的模擬回波；所述的第二FPGA2 選用 ALTERA 公司的 Stratix III 系列芯片 EP3SL150F1152C4，但不局限于該芯片，它有著豐富的觸發(fā)器和查找表LUT，非常適合復(fù)雜時(shí)序邏輯的設(shè)計(jì)，并有內(nèi)置存儲(chǔ)RAM，可以緩存一定量的數(shù)據(jù)，同時(shí)具備支持各種單端和差分標(biāo)準(zhǔn)的普通1/0，可供用戶根據(jù)不同需求進(jìn)行選擇，該部分包含AD配置子模塊，用于配置AD芯片正常工作的模塊；命令接收解析子模塊，用于接收第二 PCI2接ロ發(fā)送來的命令，并解析該命令；數(shù)據(jù)采集子模塊，用于通過第二信號(hào)接ロ通道SMA2，第三信號(hào)接ロ通道SMA3采集雷達(dá)回波信號(hào)數(shù)據(jù)或接收DA回放子系統(tǒng)發(fā)送的模擬雷達(dá)回波信號(hào)；觸發(fā)處理模塊，用于通過第一信號(hào)接ロ通道SMAl接收觸發(fā)信號(hào)并處理；數(shù)據(jù)發(fā)送子模塊，用于組織處理后通過第三高速差分接ロ LVDS3發(fā)送給大容量存儲(chǔ)子系統(tǒng)3，通過第三高速差分接ロ LVDS4發(fā)送給信號(hào)處理系統(tǒng)；數(shù)據(jù)顯示子模塊，用于將采集的雷達(dá)回波信號(hào)通過第二 PCI2接ロ在エ控機(jī)界面上顯示。以上各部件之間的詳細(xì)連接關(guān)系如圖8、圖9、圖10、圖11、圖12、圖13和圖14所
/Jn o如圖8所示，雙通道采集高速AD芯片AT84AD001B與第二 FPGA2連接AD的Al路輸入數(shù)據(jù)弓I腳DOAI [7:0]、AD的AQ路輸入數(shù)據(jù)弓I腳DOAQ [7:0]、AD的BI路輸入數(shù)據(jù)腳DOBI [7:0]、AD的BQ路輸入數(shù)據(jù)引腳DOBQ [7:0]、AD配置輸入時(shí)鐘引腳Clk、AD配置輸入數(shù)據(jù)引腳Data、配置數(shù)據(jù)輸入有效標(biāo)志引腳Ldn、AD配置模式引腳Mode、AD各路數(shù)據(jù)同步正差分輸入引腳DDRB及AD各路數(shù)據(jù)同步負(fù)差分輸入引腳DDRBN分別與第二 FPGA2中的任意普通I/O引腳相連，AD正輸出差分時(shí)鐘引腳CLKQ和AD負(fù)輸出差分時(shí)鐘引腳CLKN分別與第二 FPGA2的時(shí)鐘引腳相連。如圖9所示，第四高速差分接ロ LVDS4與第二 FPGA2的連接，采用8對差分?jǐn)?shù)據(jù)線、I對差分時(shí)鐘線、I個(gè)單端幀同步信號(hào)線及I個(gè)單端控制線進(jìn)行互聯(lián)，其中第四高速差分接ロ LVDS4 的 8 對差分接收數(shù)據(jù)引腳D3T0p 與 D3T0n、D3Hp 與 D3Tln、D3T2p 與 D3T2n、D3T3p與 D3T3n、D3T4p 與 D3T4n、D3T5p 與 D3T5n、D3T6p 與 D3T6n 及 D3T7p 與 D3I7n，I 對差分時(shí)鐘引腳C3Tp與C3Tn，用差分線分別與第二 FPGA2中的任意9對普通I/O引腳相連；1個(gè)單端幀同步信號(hào)引腳FT3，I個(gè)單端控制引腳為ST3，用單端線分別與第二 FPGA2中的任意2個(gè) 普通I/O引腳相連。如圖10所示，第三高速差分接ロ LVDS3與第二FPGA2連接，采用16對差分?jǐn)?shù)據(jù)線、I對差分時(shí)鐘線、I個(gè)單端幀同步信號(hào)線及I個(gè)單端控制線進(jìn)行互聯(lián)，其中第三高速差分接ロ LVDS3 的 16 對差分?jǐn)?shù)據(jù)引腳D2T0p 與 D2T0n、D2Tlp 與 D2Tln、D2T2p 與 D2T2n、D2T3p 與D2T3n、D2T4p 與 D2T4n、D2T5p 與 D2T5n、D2T6p 與 D2T6n、D2T7p 與 D2T7n、D2T8p 與 D2T8n、D2T9p 與 D2T9n、D2T10p 與 D2T10n、D2Tllp 與 D2Tlln、D2T12p 與 D2T12n、D2T13p 與 D2T13n、D2T14p與D2T14n及D2T15p與D2T15n，I對差分時(shí)鐘引腳C2Tp和C2Tn，用差分線分別與第ニ FPGA2中的任意17對普通I/O引腳相連；1個(gè)單端幀同步信號(hào)引腳FT2和I個(gè)單端控制引腳ST2，用單端線分別與第二 FPGA2中的任意2個(gè)普通I/O引腳相連。如圖11所示，第二 PCI2芯片與第二 FPGA2連接，是將第二 PCI2的芯片的地址有效地址顯示和新數(shù)據(jù)開始標(biāo)志弓I腳ADS2、請求總線引腳BREQI2、請求占用總線引腳LH0LD2、寄存器選擇引腳CCS2、讀數(shù)據(jù)在總線上或?qū)憯?shù)據(jù)完成指示引腳READY2、讀寫未完成的等待引腳WAIT2、讀寫數(shù)據(jù)指示引腳LWR2、雙向數(shù)據(jù)引腳LD2[31:0]、多路信號(hào)輸入輸出標(biāo)志引腳BIGEND2、響應(yīng)LH0LD2使用總線引腳LH0LDA2和BTERM2引腳，用單端線分別與第二 FPGA2中的任意42個(gè)普通I/O引腳相連；將第二 PCI2的芯片的時(shí)鐘引腳LCLK2與第二 FPGA2的時(shí)鐘引腳連接。其中BTERM2引腳具有兩個(gè)功能，當(dāng)作為輸入時(shí)，可一次接收四個(gè)字，當(dāng)作為 輸出時(shí)，可和READY2引腳一起中斷數(shù)據(jù)傳輸而開始一個(gè)新的周期。參照圖12，本發(fā)明的DA回放子系統(tǒng)2，包含兩片單通道DA芯片、第三FPGA3芯片，第五高速差分接ロ LVDS5和三個(gè)信號(hào)接ロ通道，即第四信號(hào)接ロ通道SMA4、第五信號(hào)接ロ通道SMA5和第六信號(hào)接ロ通道SMA6，該兩片單通道DA芯片分別與第三FPGA3芯片之間互聯(lián)，第三FPGA3芯片通過第五高速差分接ロ LVDS5接收高速大容量存儲(chǔ)子系統(tǒng)3發(fā)送的數(shù)據(jù)，通過第四信號(hào)接ロ通道SMA4接收外界觸發(fā)信號(hào)，并通過第五信號(hào)接ロ通道SMA5和第六信號(hào)接ロ通道SMA6分別向AD采集子系統(tǒng)4的第二信號(hào)接ロ通道SMA2和第三信號(hào)接ロ通道SMA3發(fā)送模擬回波信號(hào)。所述的第三FPGA3選用ALTERA公司的Stratix II系列芯片EP2S90F1020I4，但不局限于該芯片，它有著豐富的觸發(fā)器和查找表LUT，非常適合復(fù)雜時(shí)序邏輯的設(shè)計(jì)，并有內(nèi)置存儲(chǔ)RAM，可以緩存一定量的數(shù)據(jù)，同時(shí)具備支持各種單端和差分標(biāo)準(zhǔn)的普通1/0，可供用戶根據(jù)不同需求進(jìn)行選擇，該部分包含DA配置子模塊，用于配置DA芯片正常工作的模塊；數(shù)據(jù)接收子模塊，用于通過第五高速差分接ロ LVDS5接收大容量存儲(chǔ)子系統(tǒng)3發(fā)送的數(shù)據(jù)；觸發(fā)處理模塊，用于通過第四信號(hào)接ロ通道SMA4接收觸發(fā)信號(hào)并處理；數(shù)據(jù)處理子模塊，用于處理接收到的數(shù)據(jù)，將其變成模擬信號(hào)從第五信號(hào)通道接ロ SMA5和第六信號(hào)通道接ロ SMA6輸出；以上各部件之間的詳細(xì)連接關(guān)系如圖13和圖14所示。如圖13所示，兩片DA芯片AD9736與第三FPGA3的連接，是將第一 DAl芯片的數(shù)據(jù)輸入引腳DATAl [13:0]和第二 DA2芯片的數(shù)據(jù)輸入引腳DATA2[13:0]分別與第三FPGA3芯片的普通I/O引腳相連；第一 DAl芯片的配置輸入時(shí)鐘引腳SCLKl和第二 DA2芯片的配置輸入時(shí)鐘引腳SCLK2、第一 DAl芯片的配置輸入數(shù)據(jù)引腳SDIOl和和第二 DA2芯片的配置輸入數(shù)據(jù)引腳SDI02、第一 DAl芯片的寫入數(shù)據(jù)有效標(biāo)志引腳CSBl和第二 DA2芯片的寫入數(shù)據(jù)有效標(biāo)志引腳CSB2先分別并聯(lián)，然后分別與第三FPGA3芯片的普通I/O引腳相連；第一 DAl芯片的正輸入差分時(shí)鐘引腳CLKINP1、第一 DAl芯片的負(fù)輸入差分時(shí)鐘引腳CLKINN1、第一 DAl芯片的正輸出差分時(shí)鐘引腳CLK0UTP1、第一 DAl芯片的負(fù)輸出差分時(shí)鐘引腳CLK0UTN1、第二 DA2芯片的正輸入差分時(shí)鐘引腳CLKINP2、第二 DA2芯片的負(fù)輸入差分時(shí)鐘引腳CLKINN2、第二 DA2芯片的正輸出差分時(shí)鐘引腳CLK0UTP2和第二 DA2芯片的負(fù)輸出差分時(shí)鐘引腳CLK0UTN2分別與第三FPGA3的時(shí)鐘引腳相連。如圖14所示，第五高速差分接ロ LVDS5與第三FPGA3連接，采用16對差分?jǐn)?shù)據(jù)線、I對差分時(shí)鐘線、I個(gè)單端幀同步信號(hào)線及I個(gè)單端控制線進(jìn)行互聯(lián)，其中第五高速差分接ロ LVDS5 的 16 對差分?jǐn)?shù)據(jù)引腳D2R0p 與 D2R0n、D2Rlp 與 D2Rln、D2R2p 與 D2R2n、D2R3p 與D2R3n、D2R4p 與 D2R4n、D2R5p 與 D2R5n、D2R6p 與 D2R6n、D2R7p 與 D2R7n、D2R8p 與 D2R8n、D2R9p 與 D2R9n、D2R10p 與 D2R10n、D2Rllp 與 D2Rlln、D2R12p 與 D2R12n、D2R13p 與 D2R13n、D2R14p與D2R14n、及D2R15p與D2R15n，I對差分時(shí)鐘引腳C2Rp和C2Rn，用差分線分別與第三FPGA3中的任意17對普通I/O引腳相連，I個(gè)單端幀同步信號(hào)引腳FR2，I個(gè)單端控制引腳SR2，用單端線分別與第三FPGA3中的任 意2個(gè)普通I/O引腳相連。
本發(fā)明的工作原理如下雷達(dá)成像信號(hào)模擬器和信號(hào)處理系統(tǒng)構(gòu)成雷達(dá)信號(hào)成像系統(tǒng)，一起完成成像過程。雷達(dá)信號(hào)成像系統(tǒng)的成像流程涉及到步進(jìn)頻成像和去斜成像兩個(gè)成像模式，但操作上完全相同,成像流程也一致,其成像方式有實(shí)時(shí)成像和回放成像兩種方式。I)實(shí)時(shí)成像エ控機(jī)I通過第二 PCI2芯片給AD采集子系統(tǒng)4發(fā)送命令參數(shù)，AD采集子系統(tǒng)4解析命令參數(shù)，在雷達(dá)觸發(fā)信號(hào)和采樣時(shí)鐘信號(hào)到來時(shí)AD采集子系統(tǒng)4開始采集雷達(dá)回波信號(hào)，通過第三高速差分接ロ LVDS3將采集的信號(hào)發(fā)送給信號(hào)處理機(jī)，エ控機(jī)I通過信號(hào)處理板的PCI發(fā)送命令參數(shù)，信號(hào)處理子系統(tǒng)解析命令參數(shù)，通過信號(hào)處理板的PCI傳輸處理好的數(shù)據(jù)給エ控機(jī)I的界面成像。2)回放成像エ控機(jī)I通過第一 PCIl芯片給大容量存儲(chǔ)子系統(tǒng)3發(fā)送命令參數(shù)，エ控機(jī)I通過第二 PCI2給AD采集子系統(tǒng)4發(fā)送命令參數(shù)，大容量存儲(chǔ)子系統(tǒng)3解析命令參數(shù)，通過第五高速差分接ロ LVDS5將已存儲(chǔ)好的雷達(dá)回波數(shù)據(jù)按雷達(dá)參數(shù)傳輸給DA回放子系統(tǒng)2 ；AD采集子系統(tǒng)4解析命令參數(shù)，在雷達(dá)觸發(fā)信號(hào)和采樣時(shí)鐘信號(hào)到來時(shí)AD采集子系統(tǒng)4開始采集信號(hào)，同時(shí)DA回放子系統(tǒng)2通過第五信號(hào)通道接ロ DMA5和第六信號(hào)通道接ロ DMA6將回放波形輸送給AD采集子系統(tǒng)4，AD采集子系統(tǒng)4通過第四高速差分接ロLVDS4將數(shù)據(jù)傳輸給信號(hào)處理子系統(tǒng)，エ控機(jī)I通過信號(hào)處理系統(tǒng)的PCI發(fā)命令參數(shù)給信號(hào)處理系統(tǒng)，信號(hào)處理系統(tǒng)通過信號(hào)處理系統(tǒng)的PCI傳輸處理好的數(shù)據(jù)給エ控機(jī)I的界面成像。
權(quán)利要求
1.一種雷達(dá)成像信號(hào)模擬器，包括帶主板的エ控機(jī)機(jī)箱(I)、高速大容量存儲(chǔ)子系統(tǒng)(3)和AD采集子系統(tǒng)(4)，其特征在于，還包括DA回放子系統(tǒng)(2)，用于對雷達(dá)回波信號(hào)進(jìn)行回放處理； 所述的高速大容量存儲(chǔ)子系統(tǒng)(3)，包含第一大規(guī)模邏輯陣列FPGAl芯片、第一PCII芯片、兩個(gè)高速差分接口和136個(gè)存儲(chǔ)芯片F(xiàn)LASH，這些FLASH分為四組，每組FLASH分別與第一 FPGAl連接，第一 FPGAl通過第一 PCIl芯片接收エ控機(jī)的命令并解析命令，通過第一高速差分接ロ LVDSl接收AD采集子系統(tǒng)采集的雷達(dá)回波數(shù)字信號(hào)，并進(jìn)行存儲(chǔ)，同時(shí)通過第ニ高速差分接ロ LVDS2向DA回放子系統(tǒng)發(fā)送存儲(chǔ)的回波信號(hào)； 所述的AD采集子系統(tǒng)(4)，包含雙通道AD采集芯片、第二 FPGA2芯片、第二 PCI2芯片、兩個(gè)高速差分接口和三個(gè)信號(hào)接ロ通道，AD采集芯片與第二 FPGA2芯片之間互聯(lián)，第ニ FPGA2芯片通過第二 PCI2芯片接收エ控機(jī)的命令并解析命令，通過第三高速差分接ロLVDS3和第四高速差分接ロ LVDS4向高速大容量存儲(chǔ)子系統(tǒng)(3)及外部的信號(hào)處理系統(tǒng)發(fā)送采集的雷達(dá)回波數(shù)據(jù)，通過第一信號(hào)接ロ通道SMAl接收外界觸發(fā)信號(hào)，并通過第二信號(hào)接ロ通道SMA2和第三信號(hào)接ロ通道SMA3接收DA回放子系統(tǒng)發(fā)送的模擬回波； 所述的DA回放子系統(tǒng)(2)，包含兩片單通道DA芯片、第三FPGA3芯片，第五高速差分接ロ LVDS5和三個(gè)信號(hào)接ロ通道，該兩片單通道DA芯片分別與第三FPGA3芯片之間互聯(lián)，第三FPGA3芯片通過第五高速差分接ロ LVDS5接收高速大容量存儲(chǔ)子系統(tǒng)(3)發(fā)送的數(shù)據(jù)，通過第四信號(hào)接ロ通道SMA4接收外界觸發(fā)信號(hào)，并通過第五信號(hào)接ロ通道SMA5和第六信號(hào)接ロ通道SMA6分別向AD采集子系統(tǒng)(4)的第二信號(hào)接ロ通道SMA2和第三信號(hào)接ロ通道SMA3發(fā)送模擬回波信號(hào)。
2.根據(jù)權(quán)利要求I所述的雷達(dá)成像信號(hào)模擬器，其特征在于，所述的帶主板的エ控機(jī)機(jī)箱(I)，是基于CPCI總線的エ業(yè)控制計(jì)算機(jī)，設(shè)有七個(gè)插槽，用于插接高速大容量存儲(chǔ)子系統(tǒng)(3)、AD采集子系統(tǒng)(4)和DA回放子系統(tǒng)(2);所述的這些子系統(tǒng)通過PCI協(xié)議實(shí)現(xiàn)與主板之間的通信。
3.根據(jù)權(quán)利要求I所述的雷達(dá)成像信號(hào)模擬器，其特征在于，所述的每組FLASH分別與第一 FPGAl連接，是將每組FLASH的命令引腳、地址引腳分別串聯(lián)在一起與第一 FPGAl連接，將數(shù)據(jù)引腳并聯(lián)在一起與第一 FPGAl連接。
4.根據(jù)權(quán)利要求3所述的雷達(dá)成像信號(hào)模擬器，其特征在干，每組FLASH的命令引腳R/B、CLE、CE、RE、WE和地址引腳ALE，通過單端信號(hào)線分別與第一 FPGAl的普通I/O引腳單向連接；每組FLASH的數(shù)據(jù)引腳I/O通過雙端信號(hào)線與第一 FPGAl的普通I/O引腳雙向連接。
5.根據(jù)權(quán)利要求I所述的雷達(dá)成信號(hào)模擬器，其特征在干，所述的AD采集芯片與第ニ FPGA2芯片之間互聯(lián)，是通過單端信號(hào)線將AD采集芯片的時(shí)鐘引腳CLKQ和CLKN分別與第二 FPGA2芯片的時(shí)鐘引腳單向相連；通過單端信號(hào)線將AD采集芯片的數(shù)據(jù)引腳DOAI，DOAQ, DOBI，DOBQ分別與第二 FPGA2芯片的普通I/O引腳單向相連；通過單端信號(hào)線將AD采集芯片的配置引腳Data，Ldn, Mode, DDRB, DDRBN, Clk與分別第二 FPGA2芯片的普通I/O引腳單向連接。
6.根據(jù)權(quán)利要求I所述的雷達(dá)成像信號(hào)模擬器，其特征在于，所述的兩片DA芯片與第三FPGA3芯片之間互聯(lián)，是通過單端信號(hào)線將第一 DAl芯片的時(shí)鐘引腳CLKINP1，CLKINN1，CLKOUTPI, CLK0UTN1 和第二 DA2 芯片的時(shí)鐘引腳 CLKINP2，CLKINN2, CLK0UTP2, CLK0UTN2分別與第三FPGA3芯片的時(shí)鐘引腳單向連接；通過單端信號(hào)線將第一 DAl芯片的數(shù)據(jù)引腳DATAl和第二 DA2芯片的數(shù)據(jù)引腳DATA2分別與第三FPGA3芯片的普通I/O引腳單向連接；通過單端信號(hào)線將第一 DAl芯片的配置輸入時(shí)鐘引腳SCLKl和第二 DA2芯片的配置輸入時(shí)鐘引腳SCLK2，第一 DAl芯片的配置輸入數(shù)據(jù)引腳SDIOl和第二 DA2芯片的配置輸入數(shù)據(jù)引腳SDI02，第一 DAl芯片的寫入數(shù)據(jù)有效標(biāo)志引腳CSBl和第二 DA2芯片的寫入數(shù)據(jù)有效標(biāo)志引腳CSB2先分別并聯(lián)，再分別與第三FPGA3芯片的普通I/O引腳單向連接。
7.根據(jù)權(quán)利要求2所述的雷達(dá)成像信號(hào)模擬器，其特征在于，所述步驟2中子系統(tǒng)通過PCI協(xié)議實(shí)現(xiàn)與主板之間的通信，是通過第一 PCIl芯片與第一 FPGAl和PCI2芯片與第ニ FPGA2的互聯(lián)實(shí)現(xiàn)通信。
8.根據(jù)權(quán)利要求7所述的雷達(dá)成像信號(hào)模擬器，其特征在于，所述的第一PCIl芯片與 第一 FPGAl之間的互聯(lián)，是通過單端信號(hào)線將第一 PCIl芯片的引腳ADS1，BREQI1，LH0LD1，CCSl，READYl，WAITl, LffRl, LDl [31:0]，BIGEND1，LHOLDAI, BTERMl 與第一 FPGAl 中的任意42個(gè)普通I/O相連；通過單端信號(hào)線將第一 PCIl芯片時(shí)鐘引腳LCLKl與第一 FPGAl的時(shí)鐘引腳連接。
9.根據(jù)權(quán)利要求7所述的雷達(dá)成像信號(hào)模擬器，其特征在于，所述的第二PCI2芯片與第二 FPGA2之間的互聯(lián)，是通過單端信號(hào)線將第二 PCI2芯片的引腳ADS2，BREQI2，LH0LD2，CCS2, READY2, WAIT2, LWR2, LD2[31:0]，BIGEND2, LH0LDA2, BTERM2 與第二 FPGA2 中的任意42個(gè)普通I/O相連；通過單端信號(hào)線將第二 PCI2芯片時(shí)鐘引腳LCLK2與第二 FPGA2的時(shí)鐘引腳連接。
全文摘要
本發(fā)明公開了一種雷達(dá)成像信號(hào)模擬器，主要解決傳統(tǒng)模擬器的存儲(chǔ)量小，傳輸速率低的問題。它包括高速大容量存儲(chǔ)子系統(tǒng)、AD采集子系統(tǒng)和DA回放子系統(tǒng)，這三個(gè)子系統(tǒng)插接在帶主板的工控機(jī)機(jī)箱內(nèi)。工控機(jī)分別給大容量存儲(chǔ)子系統(tǒng)和AD采集子系統(tǒng)發(fā)送命令，大容量存儲(chǔ)子系統(tǒng)解析命令，將已存儲(chǔ)好的雷達(dá)回波數(shù)據(jù)按雷達(dá)參數(shù)傳輸給DA回放子系統(tǒng)；在雷達(dá)觸發(fā)信號(hào)和采樣時(shí)鐘信號(hào)到來時(shí)DA回放子系統(tǒng)將回放波形輸送給AD采集子系統(tǒng)，同時(shí)AD采集子系統(tǒng)解析命令，采集回波信號(hào)并傳輸給信號(hào)處理系統(tǒng)，信號(hào)處理系統(tǒng)將處理好的數(shù)據(jù)發(fā)給工控機(jī)界面完成成像。本發(fā)明具有穩(wěn)定可靠、存儲(chǔ)量大、傳輸速率高及易擴(kuò)展的優(yōu)點(diǎn)，可應(yīng)用于雷達(dá)、圖像處理等領(lǐng)域。
文檔編號(hào)G01S7/40GK102645647SQ20121012002
公開日2012年8月22日 申請日期2012年4月23日 優(yōu)先權(quán)日2012年4月23日
發(fā)明者全英匯, 劉培生, 安海磊, 李亞超, 李慶, 邢孟道 申請人:西安電子科技大學(xué)