專利名稱：一種改進(jìn)掃描鏈單元及基于該改進(jìn)掃描鏈單元和時(shí)鐘控制邏輯的在線測(cè)試方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種改進(jìn)掃描鏈單元及基于該改進(jìn)掃描鏈單元和時(shí)鐘控制邏輯的在線測(cè)試方法，屬于數(shù)字集成電路SOC測(cè)試技術(shù)領(lǐng)域。
背景技術(shù)：
隨著集成電路工藝的提高，由多個(gè)芯片構(gòu)成的復(fù)雜系統(tǒng)可以集成在一個(gè)芯片上， 系統(tǒng)芯片S0C(SyStem-on-a-Chip，S0C)應(yīng)運(yùn)而生。針對(duì)系統(tǒng)芯片的可靠性需求，SOC測(cè)試問題得到了廣泛的研究。根據(jù)測(cè)試階段的不同，SOC測(cè)試可以分為離線測(cè)試和在線測(cè)試[1]。 離線測(cè)試指在系統(tǒng)不工作時(shí)進(jìn)行的測(cè)試。典型的離線測(cè)試方法有掃描設(shè)計(jì)，邊界掃描設(shè)計(jì)和內(nèi)建自測(cè)試(Build-inlelf-Test，BIST)等。掃描設(shè)計(jì)可以很好的實(shí)現(xiàn)時(shí)序電路內(nèi)部狀態(tài)的可觀性，也有人針對(duì)掃描鏈上數(shù)據(jù)量較大，測(cè)試功耗大等問題做了相關(guān)研究；邊界掃描設(shè)計(jì)是指在芯片的輸入輸出端口與內(nèi)部核心電路間增加邊界掃描單元，并串聯(lián)成邊界掃描鏈，從而便于對(duì)引腳狀態(tài)的串行輸入和讀取；BIST指的是在被測(cè)電路系統(tǒng)內(nèi)部建立測(cè)試向量生成、施加、分析機(jī)制，以及測(cè)試控制結(jié)構(gòu)，使電路實(shí)現(xiàn)自測(cè)試的方法。然而，離線測(cè)試的方法存在一定的局限性。在航天，軍事等可靠性要求很高的關(guān)鍵領(lǐng)域，現(xiàn)有的離線測(cè)試技術(shù)無法實(shí)現(xiàn)測(cè)試與工作的同步進(jìn)行，電路運(yùn)行期間的穩(wěn)定性只能通過在線測(cè)試的手段來保證；離線測(cè)試不能保障電路的最大運(yùn)行時(shí)間，會(huì)導(dǎo)致電路的間斷工作；此外，離線測(cè)試無法發(fā)現(xiàn)電路運(yùn)行中由于外界環(huán)境等因素導(dǎo)致的潛在故障，增加了電路維修的經(jīng)濟(jì)成本。為了彌補(bǔ)離線測(cè)試的局限性，人們提出了在線測(cè)試的概念。在線測(cè)試是指在電路運(yùn)行的同時(shí)進(jìn)行故障檢測(cè)。按照模塊的測(cè)試過程是否與系統(tǒng)工作同時(shí)進(jìn)行，在線測(cè)試技術(shù)分為并發(fā)測(cè)試技術(shù)和非并發(fā)測(cè)試技術(shù)兩類。并發(fā)測(cè)試指被測(cè)模塊的測(cè)試過程與系統(tǒng)工作同時(shí)進(jìn)行的測(cè)試。非并發(fā)測(cè)試是指整個(gè)系統(tǒng)處于在線狀態(tài)，而測(cè)試針對(duì)一個(gè)離線的子系統(tǒng)進(jìn)行。針對(duì)在線測(cè)試技術(shù)，科研人員開展了積極的研究工作。在線BIST是在離線BIST基礎(chǔ)上經(jīng)過改進(jìn)實(shí)現(xiàn)的，但該方法在應(yīng)用于并發(fā)測(cè)試時(shí)會(huì)產(chǎn)生較大的測(cè)試延時(shí)；自檢測(cè)技術(shù)、容錯(cuò)技術(shù)可以更好的應(yīng)用于在線測(cè)試，但僅采用監(jiān)測(cè)電路輸出的方法無法實(shí)現(xiàn)完備的測(cè)試， 而且由于時(shí)序電路的輸出與前一時(shí)刻的電路狀態(tài)密切相關(guān)，此類方法不能應(yīng)用于時(shí)序電路的在線測(cè)試。時(shí)序電路的完備性在線測(cè)試，需要采用結(jié)構(gòu)化測(cè)試方法，即從時(shí)序電路的內(nèi)部結(jié)構(gòu)入手通過對(duì)電路內(nèi)部狀態(tài)的觀測(cè)實(shí)現(xiàn)測(cè)試。HussainAl-Asaad在文獻(xiàn)中提出了一種新的掃描鏈單元，解決了在線測(cè)試過程中電路狀態(tài)無法保存的問題。但該方法僅能用于非并發(fā)測(cè)試，每組向量僅能工作一個(gè)時(shí)鐘周期。

發(fā)明內(nèi)容
本發(fā)明目的是為了解決目前對(duì)時(shí)序電路進(jìn)行完備性在線測(cè)試的方法僅能用于非并發(fā)測(cè)試，且每組向量僅能工作一個(gè)時(shí)鐘周期的問題，提供了一種改進(jìn)掃描鏈單元及基于該改進(jìn)掃描鏈單元和時(shí)鐘控制邏輯的在線測(cè)試方法。
本發(fā)明所述一種改進(jìn)掃描鏈單元，所述改進(jìn)掃描鏈單元包括第一選擇器、第二選擇器、第三選擇器、第四選擇器、測(cè)試觸發(fā)器和功能觸發(fā)器，第一選擇器的使能端輸入信號(hào)為mode[l]，第二選擇器的使能端輸入信號(hào)為 mode W]，第三選擇器的使能端輸入信號(hào)為mode W]，第四選擇器的使能端輸入信號(hào)為 mode [1]；第一選擇器的0輸入端作為所述改進(jìn)掃描鏈單元的測(cè)試單元掃描數(shù)據(jù)輸入端，輸入測(cè)試掃描數(shù)據(jù)Si，第一選擇器的1輸入端與第二選擇器的0輸入端相連，第二選擇器的0 輸入端作為所述改進(jìn)掃描鏈單元的功能數(shù)據(jù)輸入端，輸入功能數(shù)據(jù)FI，第二選擇器的1輸入端與第一選擇器的0輸入端相連，第一選擇器的輸出端與測(cè)試觸發(fā)器的D信號(hào)輸入端相連，測(cè)試觸發(fā)器的Q信號(hào)輸出端與第三選擇器的0輸入端相連，測(cè)試觸發(fā)器的Q信號(hào)輸出端還與第四選擇器的1輸入端相連，測(cè)試觸發(fā)器的時(shí)鐘信號(hào)為TCLK，第三選擇器的輸出端為掃描數(shù)據(jù)輸出端，輸出掃描數(shù)據(jù)SO;第二選擇器的輸出端與功能觸發(fā)器的D信號(hào)輸入端相連，功能觸發(fā)器的Q信號(hào)輸出端與第四選擇器的0輸入端相連，功能觸發(fā)器的Q信號(hào)輸出端還與第三選擇器的1輸入端相連，功能觸發(fā)器的時(shí)鐘信號(hào)為FCLK，第四選擇器的輸出端為功能數(shù)據(jù)輸出端，輸出功能數(shù)據(jù)F0。基于上述改進(jìn)掃描鏈單元和時(shí)鐘控制邏輯的在線測(cè)試方法有兩種技術(shù)方案第一種技術(shù)方案是非并發(fā)測(cè)試方法該測(cè)試方法中測(cè)試觸發(fā)器的時(shí)鐘信號(hào)TCLK 和功能觸發(fā)器的時(shí)鐘信號(hào)FCLK為分別產(chǎn)生的獨(dú)立時(shí)鐘，時(shí)鐘信號(hào)TCLK為方波CLKl或置0， 時(shí)鐘信號(hào)FCLK為方波CLK2或置0，且方波CLKl和方波CLK2的頻率相同。該方法包括以下步驟當(dāng)mode [1] = 0，mode
= 0，F(xiàn)CLK 為方波 CLK2，TCLK 置 0 時(shí)，掃描鏈單元處于正常工作狀態(tài)，輸入的功能數(shù)據(jù)經(jīng)由第二選擇器、功能觸發(fā)器和第四選擇器輸出；當(dāng)mode[l] = 0，mode
= 0，F(xiàn)CLK 置 0，TCLK 為方波 CLKl 時(shí)，掃描鏈單元處于對(duì)測(cè)試觸發(fā)器進(jìn)行測(cè)試的狀態(tài)，輸入的測(cè)試數(shù)據(jù)經(jīng)由第一選擇器、測(cè)試觸發(fā)器和第三選擇器輸出；當(dāng)mode [1] = 1，mode
= 1，F(xiàn)CLK 為方波 CLK2，TCLK 置 0 時(shí)，掃描鏈單元處于對(duì)功能觸發(fā)器進(jìn)行測(cè)試的狀態(tài)，輸入的功能數(shù)據(jù)經(jīng)由第二選擇器、功能觸發(fā)器和第四選擇器輸出；當(dāng)mode [1] = 0,mode
= 0，F(xiàn)CLK 為方波 CLK2，TCLK 為方波 CLKl 時(shí)，掃描鏈單元處于數(shù)據(jù)移入狀態(tài)；當(dāng)mode[l] = 1，mode
= 0，F(xiàn)CLK 置 0，TCLK 為方波 CLKl 時(shí)，掃描鏈單元處于對(duì)時(shí)序電路組合部分進(jìn)行測(cè)試的狀態(tài)，輸入的功能數(shù)據(jù)經(jīng)由第一選擇器、測(cè)試觸發(fā)器和第四選擇器輸出，實(shí)現(xiàn)對(duì)時(shí)序電路組合部分的非并發(fā)測(cè)試；當(dāng)mode[l] = 0,mode
= 0，F(xiàn)CLK 為方波 CLK2，TCLK 為方波 CLKl 時(shí)，掃描鏈單元處于數(shù)據(jù)移出狀態(tài)；當(dāng)mode[l] = 0，mode W] = 0，F(xiàn)CLK 為方波 CLK2，TCLK 置 0 時(shí)，掃描鏈單元再次處于正常工作狀態(tài)，輸入的功能數(shù)據(jù)經(jīng)由第二選擇器、功能觸發(fā)器和第四選擇器輸出。
第二種技術(shù)方案是并發(fā)測(cè)試方法該測(cè)試方法中測(cè)試觸發(fā)器的時(shí)鐘信號(hào)TCLK和功能觸發(fā)器的時(shí)鐘信號(hào)FCLK為分別產(chǎn)生的獨(dú)立時(shí)鐘，時(shí)鐘信號(hào)TCLK為方波CLKl或置0，時(shí)鐘信號(hào)FCLK為方波CLK2，且CLKl的頻率為CLK2的頻率的2 10倍。該方法包括以下步驟當(dāng)mode [1] = 0,mode
= 0，F(xiàn)CLK為方波CLK2，TCLK置0時(shí)，掃描鏈單元處于正常工作狀態(tài)，輸入的功能數(shù)據(jù)經(jīng)由第二選擇器、功能觸發(fā)器和第四選擇器輸出；當(dāng)mode[l] =0，mode W] = 0，F(xiàn)CLK為方波CLK2，TCLK為方波CLKl時(shí)，掃描鏈單元處于正常工作狀態(tài)， 方波CLK2的每個(gè)周期包括η個(gè)方波CLKl周期，η = 2 10，對(duì)時(shí)序電路組合部分的測(cè)試的時(shí)序過程為首先將測(cè)試數(shù)據(jù)進(jìn)行掃描移入操作；在完成測(cè)試數(shù)據(jù)進(jìn)行掃描移入或移出操作后，在接下來的一個(gè)FCLK周期內(nèi)完成時(shí)序電路組合部分進(jìn)行測(cè)試，接著，將測(cè)試數(shù)據(jù)進(jìn)行掃描移出操作；重復(fù)進(jìn)行上述操作，完成對(duì)時(shí)序電路組合部分的并發(fā)測(cè)試；測(cè)試完成后，令mode [1] = 0,mode
= 0，F(xiàn)CLK 為方波 CLK2，TCLK 置 0 時(shí)，掃描鏈單元再次處于正常工作狀態(tài)，輸入的功能數(shù)據(jù)經(jīng)由第二選擇器、功能觸發(fā)器和第四選擇器輸出。本發(fā)明的優(yōu)點(diǎn)本發(fā)明提出了一種結(jié)構(gòu)化的在線測(cè)試方法，在已知測(cè)試電路結(jié)構(gòu)的情況下，對(duì)掃描鏈單元進(jìn)行改進(jìn)，使得測(cè)試前的數(shù)據(jù)可用于測(cè)試結(jié)束后繼續(xù)工作，并設(shè)計(jì)了時(shí)鐘控制邏輯。通過ISCAS’89電路集的實(shí)驗(yàn)驗(yàn)證，該方法可以在不影響電路工作狀態(tài)的情況下實(shí)現(xiàn)完備的并發(fā)測(cè)試。用于非并發(fā)測(cè)試時(shí)，克服了以往方法一組測(cè)試向量僅能工作一個(gè)時(shí)鐘周期的不足，而且時(shí)間冗余相對(duì)較小，硬件冗余可以接受，具有良好的應(yīng)用價(jià)值。


圖1為采用時(shí)序電路的框圖2是采用本發(fā)明所述改進(jìn)掃描鏈單元的時(shí)序電路框圖3是本發(fā)明所述改進(jìn)掃描鏈單元結(jié)構(gòu)示意圖4是對(duì)功能選擇器進(jìn)行測(cè)試時(shí)的改進(jìn)掃描鏈單元過程示意圖5是對(duì)測(cè)試選擇器進(jìn)行測(cè)試時(shí)的改進(jìn)掃描鏈單元過程示意圖6是改進(jìn)掃描鏈單元正常工作時(shí)的過程示意圖7是對(duì)時(shí)序電路組合部分進(jìn)行測(cè)試時(shí)改進(jìn)掃描鏈單元的過程示意圖
圖8是改進(jìn)掃描鏈單元進(jìn)行數(shù)據(jù)移入或移出時(shí)的過程示意圖9是時(shí)序電路的時(shí)鐘控制邏輯示意圖10是非并發(fā)測(cè)試時(shí)的時(shí)鐘選擇機(jī)制示意圖11是并發(fā)測(cè)試時(shí)的時(shí)鐘選擇機(jī)制示意圖。
具體實(shí)施例方式
具體實(shí)施方式
一下面結(jié)合圖1、圖2、圖3和圖9說明本實(shí)施方式，本實(shí)施方式所述一種改進(jìn)掃描鏈單元，其特征在于，所述改進(jìn)掃描鏈單元1包括第一選擇器1-1、第二選擇器1-2、第三選擇器1-3、第四選擇器1-4、測(cè)試觸發(fā)器1-5和功能觸發(fā)器1-6，第一選擇器1-1的使能端輸入信號(hào)為mode [1]，第二選擇器1_2的使能端輸入信號(hào)為mode W]，第三選擇器1-3的使能端輸入信號(hào)為mode W]，第四選擇器1_4的使能端輸入信號(hào)為mode [1]；第一選擇器1-1的0輸入端作為所述改進(jìn)掃描鏈單元1的測(cè)試單元掃描數(shù)據(jù)輸入端，輸入測(cè)試掃描數(shù)據(jù)Si，第一選擇器1-1的1輸入端與第二選擇器1-2的0輸入端相連， 第二選擇器1-2的0輸入端作為所述改進(jìn)掃描鏈單元1的功能數(shù)據(jù)輸入端，輸入功能數(shù)據(jù) FI，第二選擇器1-2的1輸入端與第一選擇器1-1的0輸入端相連，第一選擇器1-1的輸出端與測(cè)試觸發(fā)器1-5的D信號(hào)輸入端相連，測(cè)試觸發(fā)器1-5 的Q信號(hào)輸出端與第三選擇器1-3的0輸入端相連，測(cè)試觸發(fā)器1-5的Q信號(hào)輸出端還與第四選擇器1-4的1輸入端相連，測(cè)試觸發(fā)器1-5的時(shí)鐘信號(hào)為TCLK，第三選擇器1-3的輸出端為掃描數(shù)據(jù)輸出端，輸出掃描數(shù)據(jù)SO ；第二選擇器1-2的輸出端與功能觸發(fā)器1-6的D信號(hào)輸入端相連，功能觸發(fā)器1_6 的Q信號(hào)輸出端與第四選擇器1-4的0輸入端相連，功能觸發(fā)器1-6的Q信號(hào)輸出端還與第三選擇器1-3的1輸入端相連，功能觸發(fā)器1-6的時(shí)鐘信號(hào)為FCLK，第四選擇器1-4的輸出端為功能數(shù)據(jù)輸出端，輸出功能數(shù)據(jù)F0。首先對(duì)傳統(tǒng)的掃描設(shè)計(jì)方法參見圖1進(jìn)行說明可測(cè)試性設(shè)計(jì)通過在芯片原始設(shè)計(jì)中插入各種用于提高芯片可測(cè)試性的硬件邏輯，使芯片變得容易測(cè)試，從而大幅度降低芯片的測(cè)試成本。掃描設(shè)計(jì)是當(dāng)前可測(cè)性設(shè)計(jì)所采用的主要方法之一。時(shí)序電路由組合部分和具有記憶功能的觸發(fā)器構(gòu)成，觸發(fā)器的輸入與組合部分的輸出相連，觸發(fā)器的輸出同時(shí)作為組合部分的輸入。掃描設(shè)計(jì)是指將被測(cè)電路中的時(shí)序單元轉(zhuǎn)換為可掃描的觸發(fā)器，連接成掃描鏈，使得測(cè)試激勵(lì)可以串行移入掃描鏈并且測(cè)試響應(yīng)能夠串行移出掃描鏈。由此，復(fù)雜的時(shí)序測(cè)試生成問題變成了簡(jiǎn)單的組合生成問題，降低了測(cè)試生成的復(fù)雜度，同時(shí)提高了故障覆蓋率。每個(gè)掃描單元就具有兩個(gè)輸入和兩個(gè)輸出端口。FI、FO分別表示掃描單元的功能輸入和輸出，相當(dāng)于原觸發(fā)器的D和Q，SI、S0分別表示掃描輸入和輸出，用于完成掃描功能。圖3為本發(fā)明改進(jìn)掃描鏈單元，應(yīng)用于時(shí)序電路為圖2所示，片上系統(tǒng)中包括時(shí)序電路組合部分和多個(gè)改進(jìn)掃描鏈單元1，測(cè)試激勵(lì)向模塊2發(fā)出測(cè)試向量，測(cè)試響應(yīng)模塊3 接收測(cè)試后輸出的測(cè)試數(shù)據(jù)，mode[l] ,mode
,TCLK和FCLK由控制電路4統(tǒng)一進(jìn)行控制。 測(cè)試向量由組合部分的輸入和掃描鏈上串行輸入的數(shù)據(jù)兩部分組成，測(cè)試響應(yīng)由組合部分的輸出和掃描鏈串行輸出響應(yīng)兩部分組成。根據(jù)需要，可以僅將一部分觸發(fā)器串聯(lián)在一起構(gòu)成部分掃描設(shè)計(jì)，也可以將電路中的觸發(fā)器設(shè)計(jì)成多條掃描鏈的形式。所謂在線測(cè)試，要求測(cè)試與電路工作同時(shí)完成，并且測(cè)試過程不能影響電路的工作狀態(tài)。時(shí)序電路中，由于觸發(fā)器能夠記錄前一時(shí)刻電路的工作狀態(tài)，如果仍然沿用傳統(tǒng)的掃描設(shè)計(jì)進(jìn)行在線測(cè)試，必將由于測(cè)試向量在掃描觸發(fā)器上的移入和移出改變掃描觸發(fā)器的狀態(tài)，進(jìn)而對(duì)電路的工作造成難以想象影響。改進(jìn)掃描鏈單元很好地解決了這一問題。其結(jié)構(gòu)如圖3所示，每個(gè)掃描鏈單元除了四個(gè)輸入輸出端口外，還有一個(gè)兩位的控制信號(hào)mode和兩個(gè)時(shí)鐘信號(hào)(FCLK，TCLK)。每個(gè)單元的控制信號(hào)連接在一起，共同由控制電路產(chǎn)生，可以降低布線帶來的開銷，時(shí)鐘控制電路如圖9所示。FCLK和TCLK分別是功能時(shí)鐘和測(cè)試時(shí)鐘，同樣將各單元的時(shí)鐘信號(hào)連在一起，由時(shí)鐘選擇機(jī)制一并產(chǎn)生。單元電路中有兩個(gè)觸發(fā)器功能DFF和測(cè)試DFF。還有四個(gè)用于控制數(shù)據(jù)的流向二選一選擇器。該掃描鏈單元比基本單元增加了一個(gè)觸發(fā)器和多個(gè)選擇器，用兩個(gè)傳輸門(TG) 和一個(gè)非門組合成二選一選擇器，可以在一定程度上減小電路的硬件開銷。除了可以實(shí)現(xiàn)在線測(cè)試外，該單元的另一優(yōu)勢(shì)在于，兩個(gè)D觸發(fā)器在結(jié)構(gòu)上是完全對(duì)稱的，可以互換使用。這樣其中一個(gè)就可以看作是另一個(gè)的冗余備份。如果一個(gè)發(fā)生了故障，可以通過切換控制信號(hào)控制另一個(gè)繼續(xù)工作，大大提高了電路系統(tǒng)的容錯(cuò)能力。圖9所示的時(shí)鐘控制邏輯系統(tǒng)的測(cè)試控制離不開正確的時(shí)序邏輯。時(shí)鐘選擇機(jī)制由控制電路產(chǎn)生，包括兩個(gè)時(shí)鐘信號(hào)系統(tǒng)工作時(shí)鐘FCLK和測(cè)試時(shí)鐘TCLK，F(xiàn)CLK作為功能觸發(fā)器1-6的時(shí)鐘，TCLK作為測(cè)試觸發(fā)器1-5的時(shí)鐘。時(shí)鐘的頻率決定了電路的運(yùn)行速度，同時(shí)也可以通過時(shí)鐘的停止來實(shí)現(xiàn)數(shù)據(jù)的鎖存。將兩個(gè)時(shí)鐘分別產(chǎn)生，這樣的時(shí)鐘選擇機(jī)制使測(cè)試過程更加靈活。時(shí)鐘選擇機(jī)制與控制信號(hào)mode共同實(shí)現(xiàn)電路工作與測(cè)試狀態(tài)的切換。其真值表為
權(quán)利要求
1.一種改進(jìn)掃描鏈單元，其特征在于，所述改進(jìn)掃描鏈單元(1)包括第一選擇器 (1-1)、第二選擇器(1-2)、第三選擇器(1-3)、第四選擇器(1-4)、測(cè)試觸發(fā)器(1-5)和功能觸發(fā)器(1-6)，第一選擇器(1-1)的使能端輸入信號(hào)為mode [1]，第二選擇器(1- 的使能端輸入信號(hào)為modeW]，第三選擇器(1-3)的使能端輸入信號(hào)為mode W]，第四選擇器(1_4)的使能端輸入信號(hào)為mode [1]；第一選擇器(1-1)的0輸入端作為所述改進(jìn)掃描鏈單元(1)的測(cè)試單元掃描數(shù)據(jù)輸入端，輸入測(cè)試掃描數(shù)據(jù)Si，第一選擇器(1-1)的1輸入端與第二選擇器(1- 的0輸入端相連，第二選擇器(1-2)的0輸入端作為所述改進(jìn)掃描鏈單元(1)的功能數(shù)據(jù)輸入端，輸入功能數(shù)據(jù)FI，第二選擇器(1- 的1輸入端與第一選擇器(1-1)的0輸入端相連，第一選擇器(1-1)的輸出端與測(cè)試觸發(fā)器(1- 的D信號(hào)輸入端相連，測(cè)試觸發(fā)器 (1-5)的Q信號(hào)輸出端與第三選擇器(1-3)的0輸入端相連，測(cè)試觸發(fā)器(1-5)的Q信號(hào)輸出端還與第四選擇器(1-4)的1輸入端相連，測(cè)試觸發(fā)器(1-5)的時(shí)鐘信號(hào)為TCLK，第三選擇器(1-3)的輸出端為掃描數(shù)據(jù)輸出端，輸出掃描數(shù)據(jù)SO;第二選擇器(1-2)的輸出端與功能觸發(fā)器(1-6)的D信號(hào)輸入端相連，功能觸發(fā)器 (1-6)的Q信號(hào)輸出端與第四選擇器(1-4)的0輸入端相連，功能觸發(fā)器(1-6)的Q信號(hào)輸出端還與第三選擇器(1-3)的1輸入端相連，功能觸發(fā)器(1-6)的時(shí)鐘信號(hào)為FCLK，第四選擇器(1-4)的輸出端為功能數(shù)據(jù)輸出端，輸出功能數(shù)據(jù)F0。
2.根據(jù)權(quán)利要求1所述的一種改進(jìn)掃描鏈單元，其特征在于，測(cè)試觸發(fā)器(1-5)的時(shí)鐘信號(hào)TCLK和功能觸發(fā)器(1-6)的時(shí)鐘信號(hào)FCLK為分別產(chǎn)生的獨(dú)立時(shí)鐘，時(shí)鐘信號(hào)TCLK 為方波CLKl或置0，時(shí)鐘信號(hào)FCLK為方波CLK2或置0，且方波CLKl和方波CLK2的頻率相同。
3.根據(jù)權(quán)利要求1所述的一種改進(jìn)掃描鏈單元，其特征在于，測(cè)試觸發(fā)器(1-5)的時(shí)鐘信號(hào)TCLK和功能觸發(fā)器(1-6)的時(shí)鐘信號(hào)FCLK為分別產(chǎn)生的獨(dú)立時(shí)鐘，時(shí)鐘信號(hào)TCLK為方波CLKl或置0，時(shí)鐘信號(hào)FCLK為方波CLK2，且CLKl的頻率為CLK2的頻率的2 10倍。
4.基于權(quán)利要求2所述一種改進(jìn)掃描鏈單元和時(shí)鐘控制邏輯的在線測(cè)試方法，其特征在于，本方法為電路的非并發(fā)測(cè)試方法，該方法包括以下步驟當(dāng)mode[l] = 0，mode W] = 0，F(xiàn)CLK為方波CLK2，TCLK置0時(shí)，掃描鏈單元處于正常工作狀態(tài)，輸入的功能數(shù)據(jù)經(jīng)由第二選擇器(1-2)、功能觸發(fā)器(1-6)和第四選擇器(1-4) 輸出；當(dāng)mode[l] = 0，mode W] = 0，F(xiàn)CLK置0，TCLK為方波CLKl時(shí)，掃描鏈單元處于對(duì)測(cè)試觸發(fā)器1-5進(jìn)行測(cè)試的狀態(tài)，輸入的測(cè)試數(shù)據(jù)經(jīng)由第一選擇器(1-1)、測(cè)試觸發(fā)器(1-5) 和第三選擇器(1-3)輸出；當(dāng)mode [1] = Lmode
= 1，F(xiàn)CLK為方波CLK2，TCLK置0時(shí)，掃描鏈單元處于對(duì)功能觸發(fā)器(1-6)進(jìn)行測(cè)試的狀態(tài)，輸入的功能數(shù)據(jù)經(jīng)由第二選擇器(1-2)、功能觸發(fā)器(1-6) 和第四選擇器(1-4)輸出；當(dāng)mode [1] = 0，mode
= 0，F(xiàn)CLK為方波CLK2，TCLK為方波CLKl時(shí)，掃描鏈單元處于數(shù)據(jù)移入狀態(tài)；當(dāng)mode [1] = Lmode
= 0，F(xiàn)CLK置0，TCLK為方波CLKl時(shí)，掃描鏈單元處于對(duì)時(shí)序電路組合部分進(jìn)行測(cè)試的狀態(tài)，輸入的功能數(shù)據(jù)經(jīng)由第一選擇器(1-1)、測(cè)試觸發(fā)器(1-5) 和第四選擇器(1-4)輸出，實(shí)現(xiàn)對(duì)時(shí)序電路組合部分的非并發(fā)測(cè)試；當(dāng)mode [1] = 0，mode
= 0，F(xiàn)CLK為方波CLK2，TCLK為方波CLKl時(shí)，掃描鏈單元處于數(shù)據(jù)移出狀態(tài)；當(dāng)mode[l] = 0，mode W] = 0，F(xiàn)CLK為方波CLK2，TCLK置0時(shí)，掃描鏈單元再次處于正常工作狀態(tài)，輸入的功能數(shù)據(jù)經(jīng)由第二選擇器(1-2)、功能觸發(fā)器(1-6)和第四選擇器 (1-4)輸出。
5.基于權(quán)利要求3所述一種改進(jìn)掃描鏈單元和時(shí)鐘控制邏輯的在線測(cè)試方法，其特征在于，本方法為電路的并發(fā)測(cè)試方法，該方法包括以下步驟當(dāng)mode [1] = 0，mode
= 0，F(xiàn)CLK為方波CLK2，TCLK置0時(shí)，掃描鏈單元處于正常工作狀態(tài)，輸入的功能數(shù)據(jù)經(jīng)由第二選擇器(1-2)、功能觸發(fā)器(1-6)和第四選擇器(1-4) 輸出；當(dāng)mode [1] = 0，mode
= 0，F(xiàn)CLK為方波CLK2，TCLK為方波CLKl時(shí)，掃描鏈單元處于正常工作狀態(tài)，方波CLK2的每個(gè)周期包括η個(gè)方波CLKl周期，η = 2 10，對(duì)時(shí)序電路組合部分的測(cè)試的時(shí)序過程為首先將測(cè)試數(shù)據(jù)進(jìn)行掃描移入操作；在完成測(cè)試數(shù)據(jù)進(jìn)行掃描移入或移出操作后，在接下來的一個(gè)FCLK周期內(nèi)完成時(shí)序電路組合部分進(jìn)行測(cè)試，接著，將測(cè)試數(shù)據(jù)進(jìn)行掃描移出操作；重復(fù)進(jìn)行上述操作，完成對(duì)時(shí)序電路組合部分的并發(fā)測(cè)試；測(cè)試完成后，令mode [1] = 0,mode
= 0，F(xiàn)CLK為方波CLK2，TCLK置0時(shí)，掃描鏈單元再次處于正常工作狀態(tài)，輸入的功能數(shù)據(jù)經(jīng)由第二選擇器(1-2)、功能觸發(fā)器(1-6)和第四選擇器(1-4)輸出。
6.根據(jù)權(quán)利要求5所述的一種改進(jìn)掃描鏈單元和時(shí)鐘控制邏輯的在線測(cè)試方法，其特征在于，在接下來的一個(gè)FCLK周期內(nèi)完成時(shí)序電路組合部分進(jìn)行測(cè)試的過程為在一個(gè)FCLK周期內(nèi)，方波CLKl的第n-i個(gè)上升沿到來時(shí)，將真值設(shè)置為mode[l]= 1，mode
= 0，對(duì)時(shí)序電路組合部分進(jìn)行測(cè)試，i是測(cè)試周期，當(dāng)完成測(cè)試后的第一個(gè)方波CLK2的上升沿到來時(shí)，將真值重新恢復(fù)設(shè)置為mode[l] = 0,mode
=0，進(jìn)行掃描數(shù)據(jù)移入或移出操作。
全文摘要
一種改進(jìn)掃描鏈單元及基于該改進(jìn)掃描鏈單元和時(shí)鐘控制邏輯的在線測(cè)試方法，屬于數(shù)字集成電路SOC測(cè)試技術(shù)領(lǐng)域，本發(fā)明為解決目前對(duì)時(shí)序電路進(jìn)行完備性在線測(cè)試的方法僅能用于非并發(fā)測(cè)試，且每組向量僅能工作一個(gè)時(shí)鐘周期的問題。本發(fā)明所述改進(jìn)掃描鏈單元的第一選擇器的1輸入端與第二選擇器的0輸入端相連，第二選擇器的1輸入端與第一選擇器的0輸入端相連，第一選擇器的輸出端與測(cè)試觸發(fā)器的D端相連，測(cè)試觸發(fā)器的Q端與第三選擇器的0輸入端相連，測(cè)試觸發(fā)器的Q端還與第四選擇器的1輸入端相連，第二選擇器的輸出端與功能觸發(fā)器的D端相連，功能觸發(fā)器的Q端與第四選擇器的0輸入端相連，功能觸發(fā)器的Q端還與第三選擇器的1輸入端相連。
文檔編號(hào)G01R31/3185GK102353893SQ201110179908
公開日2012年2月15日 申請(qǐng)日期2011年6月29日 優(yōu)先權(quán)日2011年6月29日
發(fā)明者俞洋, 彭喜元, 彭宇, 王帥, 王繼業(yè) 申請(qǐng)人:哈爾濱工業(yè)大學(xué)