專利名稱：一種芯片測(cè)試裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及芯片測(cè)試領(lǐng)域，特別涉及具有多個(gè)相同微處理器 IP(IntellectualProperty)核的芯片測(cè)試裝置。
背景技術(shù)：
隨著芯片集成度以及測(cè)試成本的增加，可測(cè)試設(shè)計(jì)技術(shù)(DFT)在芯片設(shè)計(jì)中顯的越來越重要，如何用最有效的方法完成測(cè)試成為芯片設(shè)計(jì)之初就需要考慮的一項(xiàng)重要的內(nèi)容，隨著芯片功能的不斷增強(qiáng)，越來越多的IP (如DSP、ARM等)核被集成到同一塊芯片中， 同時(shí)集成有多個(gè)相同微處理器IP核的芯片也屢見不鮮，要完成其中每個(gè)核的測(cè)試就必須對(duì)每個(gè)核的輸入輸出在測(cè)試模式下復(fù)用到芯片的輸入輸出引腳來完成芯片的測(cè)試。如何判斷具有多個(gè)相同IP核的芯片是否存在缺陷，通常的方法有兩種1.例如芯片有IP核A、IP核B和IP核C，通過測(cè)試模式選擇IP核A、B、C以串行的方式完成各個(gè)核的測(cè)試，在這種情況下，雖然IP核A、B、C可以復(fù)用相同的芯片引腳完成測(cè)試，但是三核是以串行的方式測(cè)試的，IP核測(cè)試時(shí)間=IP核A的測(cè)試時(shí)間+IP核B的測(cè)試時(shí)間+IP核C的測(cè)試時(shí)間，芯片的測(cè)試效率較低。2.將IP核A、B、C的測(cè)試引腳復(fù)用到不同的芯片引腳上， 完成三核的同時(shí)測(cè)試，雖然在這種情況下IP核測(cè)試時(shí)間減少了，但需復(fù)用大量的芯片測(cè)試引腳，這在芯片引腳有限的情況不利于實(shí)現(xiàn)。

發(fā)明內(nèi)容
本發(fā)明所解決的技術(shù)問題在于提供一種在不增加或增加少量測(cè)試復(fù)用引腳的情況下，提高集成有多個(gè)相同IP核芯片缺陷檢測(cè)效率的芯片測(cè)試裝置。為解決以上問題，本發(fā)明提供一種芯片測(cè)試裝置，如圖1、圖2所示，包括比較器和 N個(gè)IP核，測(cè)試輸入信號(hào)同時(shí)連接到N個(gè)IP核，其中一個(gè)IP核IP_M的所有測(cè)試輸出直接輸出到芯片外進(jìn)行測(cè)試，其它IP核與所有測(cè)試輸出連接到比較器上進(jìn)行比較，比較器的比較結(jié)果輸出到芯片外進(jìn)行測(cè)試；所述比較器是N-I個(gè)比較單元的集合，ΙΡ_Μ的測(cè)試輸出輸入到所有的比較單元上，各個(gè)比較單元分別完成ΙΡ_Μ測(cè)試輸出的比較，比較結(jié)果輸出到芯片外；其中，M <=Ν;1<η<Ν，且 η 乒 Μ;所述比較單元的計(jì)算邏輯為ΙΡ_Μ分別與其他IP核對(duì)應(yīng)輸出位進(jìn)行二元加邏輯， 將所有二元加邏輯的結(jié)果進(jìn)行二元或邏輯后的輸出即為比較單元輸出；作為另一種優(yōu)選實(shí)施方式，如圖3所示，所述比較器是K個(gè)比較單元的集合，所有 IP核的測(cè)試輸出的相同位都分別連接到對(duì)應(yīng)位的比較單元上，比較結(jié)果輸出到芯片外，其中，K是IP的測(cè)試輸出引腳數(shù)量；所述比較單元的計(jì)算邏輯為，將ΙΡ_Μ與其他IP核相同輸出位兩兩進(jìn)行二元加邏輯，然后再將所有二元加邏輯的結(jié)果進(jìn)行二元或邏輯后輸出即為比較單元輸出；進(jìn)一步地，作為另一種優(yōu)選實(shí)施方式，如圖4所示，還包括多路選擇器MUX，由多路選擇信號(hào)控制多路選擇器MUX選擇基準(zhǔn)測(cè)試輸出或者位比較結(jié)果輸出，所述多路選擇器 MUX的選擇信號(hào)的比特率為IP核測(cè)試輸出最大比特率的兩倍。本發(fā)明采用并行的方式同時(shí)測(cè)試，僅輸出一個(gè)基準(zhǔn)IP的測(cè)試輸出到芯片外進(jìn)行檢測(cè)，其它IP核的測(cè)試輸出和基準(zhǔn)IP的測(cè)試輸出進(jìn)行比較，并將比較結(jié)果輸出到芯片外進(jìn)行檢測(cè)，與現(xiàn)有技術(shù)相比，本發(fā)明在不增加或增加少量測(cè)試復(fù)用引腳的情況下完成芯片是否缺陷的檢測(cè)，既縮短了測(cè)試所需的時(shí)間，又減少了測(cè)試時(shí)芯片引腳的復(fù)用數(shù)量，極大提高了測(cè)試效率，節(jié)約了測(cè)試成本。


圖1為本發(fā)明芯片測(cè)試裝置結(jié)構(gòu)圖；圖2為本發(fā)明芯片測(cè)試裝置優(yōu)選實(shí)施方式結(jié)構(gòu)圖；圖3為本發(fā)明芯片測(cè)試裝置另一優(yōu)選實(shí)施方式結(jié)構(gòu)圖；圖4為本發(fā)明芯片測(cè)試裝置另一優(yōu)選實(shí)施方式結(jié)構(gòu)圖；圖5為本發(fā)明芯片測(cè)試裝置優(yōu)選實(shí)施例一結(jié)構(gòu)圖；圖6為本發(fā)明芯片測(cè)試裝置比較單元優(yōu)選實(shí)施例一電路結(jié)構(gòu)圖；圖7為本發(fā)明芯片測(cè)試裝置比較單元優(yōu)選實(shí)施例一測(cè)試結(jié)果波形圖；圖8為本發(fā)明芯片測(cè)試裝置優(yōu)選實(shí)施例二結(jié)構(gòu)圖；圖9為本發(fā)明芯片測(cè)試裝置比較單元優(yōu)選實(shí)施例二電路結(jié)構(gòu)圖；圖10為本發(fā)明芯片測(cè)試裝置優(yōu)選實(shí)施例三結(jié)構(gòu)圖；圖11為本發(fā)明芯片測(cè)試裝置比較單元優(yōu)選實(shí)施例三測(cè)試結(jié)果波形具體實(shí)施例方式為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，以下結(jié)合附圖及實(shí)施例，對(duì)本發(fā)明芯片測(cè)試裝置作進(jìn)一步詳細(xì)說明，公知實(shí)現(xiàn)方式不再詳述，以避免與本發(fā)明的內(nèi)容存在不必要的混淆。在以下實(shí)施例中，芯片中存在四個(gè)相同的IP核(表示為IP_1、IP_2、
IP_4)，每個(gè)IP核的測(cè)試輸入端口并聯(lián)在一起，這樣四個(gè)IP可以同時(shí)獲得激勵(lì)信號(hào)，每個(gè)IP 核有3個(gè)輸入位和2個(gè)輸出位；實(shí)施例一如圖5所示，本實(shí)施例，其中IP_1作為基準(zhǔn)IP核，它的所有測(cè)試輸出直接輸出到芯片外進(jìn)行檢測(cè)。IP_1和IP_2的所有測(cè)試輸出輸入到比較單元1進(jìn)行比較；IP_1和IP_3 的所有測(cè)試輸出輸入到比較單元2進(jìn)行比較；IP_1和IP_4的所有測(cè)試輸出輸入到比較單元3進(jìn)行比較；三個(gè)比較單元比較的結(jié)果直接輸出到芯片外進(jìn)行檢測(cè)。其中，比較單元電路結(jié)構(gòu)如圖6所示。IP_1是基準(zhǔn)IP，IP核的測(cè)試輸出引腳數(shù)量
為 k (本實(shí)施例 K = 2)，IP_1 的測(cè)試輸出為 IP1_0UT0、IP1_0UT1、......IPl_0UTk_l，IP_n
的測(cè)試輸出為 IPn_0UT0、IPn_0UTl、......IPn_0UTk_l，IP1_0UT0 和 IPn_0UT0 進(jìn)行二元加
邏輯，IP1_0UT1和IPn_0UTl進(jìn)行二元加邏輯，IPl.OUTk和IPn_0UTk進(jìn)行二元加邏輯，然后將所有二元加邏輯的結(jié)果進(jìn)行二元或邏輯后的輸出即為IP_n的比較結(jié)果。假設(shè)基準(zhǔn)IP_1存在缺陷，那么根據(jù)IP_1的測(cè)試輸出IP1_0UT0、IP1_0UT1即可判斷出IP_1核有錯(cuò)；假設(shè)IP_1測(cè)試輸出正確，IP_4存在缺陷，芯片的測(cè)試波形如圖7所示。由于IP_4存在缺陷，因此IP_4的測(cè)試輸出與IP_1的測(cè)試輸出有兩處不同ERRORl和 ERR0R2，因此比較單元3輸出的結(jié)果會(huì)出現(xiàn)兩個(gè)高電平，如圖中加粗部分所示，測(cè)試機(jī)臺(tái)檢測(cè)到IP_4的比較結(jié)果存在高電平，則將該芯片有缺陷。該方式不但可以檢測(cè)到芯片是否有缺陷，而且還可以檢測(cè)到是哪個(gè)IP核有缺陷。實(shí)施例二如圖8所示，其中IP_1作為基準(zhǔn)IP，它的測(cè)試輸入直接輸出到芯片外進(jìn)行檢測(cè)， IP_1、IP_2、IP_3和IP_4同一位的OUTO測(cè)試輸出輸入到比較單元1進(jìn)行比較，同一位的 OUTl輸出輸入到比較單元2進(jìn)行比較，兩個(gè)比較單元比較的結(jié)果直接輸出到芯片外進(jìn)行檢測(cè)；其比較單元的電路結(jié)構(gòu)如圖9所示，將IP1_0UT0基準(zhǔn)輸出分別與IP2_0UT0、IP3_0UT0、 IP4_0UT0 二元加邏輯，然后將所有二元加邏輯的結(jié)果進(jìn)行二元或邏輯后輸出；IP1_0UT1基準(zhǔn)輸出分別與IP2_0UT1、IP3_0UT1、IP4_0UT1 二元加邏輯，然后將所有二元加邏輯的結(jié)果進(jìn)行二元或邏輯后輸出；實(shí)施例三如圖10所示，進(jìn)一步，包括多路選擇器，多路選擇器一路輸入連接IP_1核的測(cè)試輸出作為測(cè)試基準(zhǔn)輸出，另一路輸入連接每一個(gè)相同位的比較結(jié)果輸出，比較單元的具體結(jié)構(gòu)如圖9所示。當(dāng)IP在進(jìn)行掃描測(cè)試時(shí)，通過測(cè)試時(shí)鐘ATE_CLK以片選的方式輸出測(cè)試結(jié)果。如圖11所示，當(dāng)ATE_CLK = 1，芯片的TEST_0UT0、TEST_0UT1輸出IP_1核的輸出(未加粗的部分)，當(dāng)ATE_CLK = 0時(shí)，TEST_0UT0、TEST_0UT1輸出比較單元1的輸出結(jié)果(加粗的部分)。假設(shè)芯片中IP4的IP40UT出現(xiàn)了錯(cuò)誤ERR_IP4，與其它IP的輸出結(jié)果不同， 因此在相應(yīng)的位置比較單元1的輸出為高，TEST_0UT0檢測(cè)到比較輸出結(jié)果為高(ERROR)， 表明該芯片有缺陷。雖然通過本發(fā)明的某些優(yōu)選實(shí)施方式或者實(shí)施例，已經(jīng)對(duì)本發(fā)明進(jìn)行了圖示和描述，但本領(lǐng)域技術(shù)人員應(yīng)該明白，可以根據(jù)本發(fā)明做出各種相應(yīng)的改變或變形，在不背離本發(fā)明精神及其實(shí)質(zhì)的情況下，這些相應(yīng)的改變或變形均屬于本發(fā)明的保護(hù)范圍。
權(quán)利要求
1.一種芯片測(cè)試裝置，其特征在于，包括比較器和N個(gè)IP核，測(cè)試輸入信號(hào)同時(shí)連接到N個(gè)IP核，其中一個(gè)IP核IP_M的所有測(cè)試輸出直接輸出到芯片外進(jìn)行測(cè)試，其它IP核與IP_M的所有測(cè)試輸出連接到比較器上進(jìn)行比較，比較器的比較結(jié)果輸出到芯片外進(jìn)行測(cè)試。
2.如權(quán)利要求1所述芯片測(cè)試裝置，其特征在于，所述比較器是N-I個(gè)比較單元的集合，IP_M的測(cè)試輸出輸入到所有的比較單元上，各個(gè)比較單元分別完成ΙΡ_ι^Π IP_M測(cè)試輸出的比較，比較結(jié)果輸出到芯片外；其中，M<=N;1彡η彡N，且η興M。
3.如權(quán)利要求2所述芯片測(cè)試裝置，其特征在于，所述比較單元的計(jì)算邏輯為別與其他IP核對(duì)應(yīng)輸出位進(jìn)行二元加邏輯，將所有二元加邏輯的結(jié)果進(jìn)行二元或邏輯后的輸出即為比較單元輸出。
4.如權(quán)利要求1所述芯片測(cè)試裝置，其特征在于，所述比較器是K個(gè)比較單元的集合， 所有IP核的測(cè)試輸出的相同位分別連接到對(duì)應(yīng)位的比較單元上，比較結(jié)果輸出到芯片外， 其中，K是IP的測(cè)試輸出引腳數(shù)量。
5.如權(quán)利要求4所述芯片測(cè)試裝置，其特征在于，所述比較單元的計(jì)算邏輯為，將ΙΡ_ M與其他IP核相同輸出位分別進(jìn)行二元加邏輯，將所有二元加邏輯的結(jié)果進(jìn)行二元或邏輯后輸出即為比較單元輸出。
6.如權(quán)利要求4或5所述芯片測(cè)試裝置，其特征在于，還包括多路選擇器MUX，由多路選擇信號(hào)控制多路選擇器MUX選擇基準(zhǔn)測(cè)試輸出或者位比較結(jié)果輸出。
7.如權(quán)利要求6所述芯片測(cè)試裝置，其特征在于，所述多路選擇器MUX的選擇信號(hào)的比特率為IP核測(cè)試輸出最大比特率的兩倍。
全文摘要
本發(fā)明提供一種芯片測(cè)試裝置，屬于芯片測(cè)試領(lǐng)域，包括比較器和N個(gè)IP核，測(cè)試輸入信號(hào)同時(shí)連接到N個(gè)IP核，其中一個(gè)IP核IP_M的所有測(cè)試輸出直接輸出到芯片外進(jìn)行測(cè)試，其它IP核與IP_M的所有測(cè)試輸出連接到比較器上進(jìn)行比較，比較器的比較結(jié)果輸出到芯片外進(jìn)行測(cè)試，與現(xiàn)有技術(shù)相比，本發(fā)明在不增加或增加少量測(cè)試復(fù)用引腳的情況下完成芯片是否缺陷的檢測(cè)，既縮短了測(cè)試所需的時(shí)間，又減少了測(cè)試時(shí)芯片引腳的復(fù)用數(shù)量，極大提高了測(cè)試效率，節(jié)約了測(cè)試成本。
文檔編號(hào)G01R31/28GK102200565SQ20101012963
公開日2011年9月28日 申請(qǐng)日期2010年3月23日 優(yōu)先權(quán)日2010年3月23日
發(fā)明者李紅寶, 賈偉, 邱遠(yuǎn) 申請(qǐng)人:重慶重郵信科通信技術(shù)有限公司