專利名稱：用于在測試集成在半導(dǎo)體晶片上的多個電子器件期間并行供應(yīng)電力的電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用于解決在半導(dǎo)體晶片上集成且在所述晶片上并行布置的多個電子器件的測試步驟、尤其是電磁(EMWS)測試期間并行供電的問題的電路架構(gòu)和方法。本發(fā)明還涉及在晶片上的各個器件之間形成連接，用于由于器件本身操作所需的不可忽略的電力，在晶片本身的測試期間隨后使用這些連接對它們供電。本發(fā)明尤其且不排他地涉及旨在用于制造集成在半導(dǎo)體晶片上的電子器件中的質(zhì)量控制的電(EWS)和/或電磁(EMWS)選擇和/或晶片級老化(WLBI)工藝的應(yīng)用。
背景技術(shù)：
在該特定技術(shù)領(lǐng)域，公知為了實(shí)施集成在半導(dǎo)體晶片(測試EWS)上的電子器件的電選擇，必需電連接測試設(shè)備(即，實(shí)施測量的測試儀)和晶片，在該晶片上根據(jù)已知半導(dǎo)體單片集成工藝實(shí)現(xiàn)了組件、器件或電子電路。為了實(shí)現(xiàn)測試設(shè)備和晶片之間的這種連接，提供已知為“探針卡”的接口。該接口基本是本質(zhì)由PCB和電連接測試儀和已知為被測試的集成電子器件的墊的端部的幾百個 (有時幾千個)探針組成的電子板。已知類型的晶片上電測試是WLBI (晶片級老化)且用于通過使用加速故障機(jī)制的特定高激勵能量(與特定器件以及用于實(shí)現(xiàn)它的技術(shù)關(guān)聯(lián))的測試條件檢查器件的可靠性。WLBI測試的若干已知解決方案之一由Motorala提出且在以下文章中描述 Electronic Components and Technology Coference 2000 _ Sacrificial Metal
Wafer Level Burn 一 In KGD- Vilburn L. Ivy Jr., Prasad Godavarti, Nouri Alizy, Teresa Mckenzie, Doug Mitchell _ Motorola IncorparatecL該文章考慮在晶片上形成金屬連接，其將集群架構(gòu)中的電子器件組相互連接。也可以被認(rèn)為是柵格的這些金屬連接通過在制造步驟結(jié)束時在其上交疊犧牲金屬條在各個器件外部實(shí)現(xiàn)。這些條在WLBI測試操作結(jié)束時借助于酸蝕刻被去除和完全消除，以允許在每個單個電子器件上實(shí)施電測試。一些研究當(dāng)前進(jìn)展到甚至在制造器件的步驟期間實(shí)施電磁類型(且大多數(shù)是無線)的測試，從而盡可能地避免(且最好完全避免)使用測試設(shè)備的探針。這些研究聚焦于在多個器件或整個晶片上實(shí)施并行測試。實(shí)際上，盡管在若干方面具有優(yōu)點(diǎn)，且基本滿足目標(biāo)，連接測試儀和晶片的探針具有一些缺點(diǎn)例如，它們可能導(dǎo)致為測試選擇的電子器件的墊的損壞。這種損壞可能在測試結(jié)束時在已經(jīng)過質(zhì)量控制的電子器件的組裝中導(dǎo)致問題。此外，對于并行地實(shí)施的所述多個電子器件的電或電磁選擇，使用具有極大數(shù)量的探針的探針卡。這暗示著接觸問題的增加，且因而暗示著探針卡和晶片之間或者更好地探針和電子器件的墊之間的電連續(xù)性問題的增加，連同電性能損失的后續(xù)問題。其他問題是，由于具有大量將被接觸的墊或者具有減小面積的墊或甚至通常彼此十分靠近的墊的最近一代工藝水平的電子器件的機(jī)械限制。在未來可能從完全的電測試模式轉(zhuǎn)變成電磁(完全或部分)測試模式的情況中，提供在每個器件中的接收和發(fā)射電路的引入(即所謂的收發(fā)器或轉(zhuǎn)發(fā)器)。這將暗示著每個電子器件的面積的增加，即使該需要是不可避免地考慮的。通過使用電磁測試，將減小或甚至消除當(dāng)前測試設(shè)備的探針的數(shù)目。然而，布置在單個晶片上的多個器件的并行電或電磁測試增加了如何對其供電以使其足夠在測試條件下操作的問題。很明顯，當(dāng)測試并行度增加時，相應(yīng)地，電磁測試將必須用來同時對各個器件供電的電力將增加?；旧?，對并行測試的各個電子器件供電的問題與這一事實(shí)相關(guān)這些器件在測試期間應(yīng)同時操作。本發(fā)明的技術(shù)問題在于提供一種電路架構(gòu)和相應(yīng)方法，以并行地對單片集成在單個半導(dǎo)體晶片且旨在并行測試(即在所有器件同時操作且它們需要的電力也可能相當(dāng)高時)的多個電學(xué)器件供電。

發(fā)明內(nèi)容
本發(fā)明的解決思想在于，在集成在晶片上的各個電子器件之間實(shí)現(xiàn)電連接從而形成公共電源線(以及也有可能的信號線)，如果被給予適當(dāng)?shù)钠秒妷海瑒t該公共電源線允許器件同時操作。解決思想在于在晶片上的各個電子器件之間實(shí)現(xiàn)電連接，其可用作公共電源線， 但是盡可能避免對電子器件的方案或設(shè)計(jì)有影響。這些公共電源線可以借助于在晶片的所謂的“劃片線”中(即，在使器件彼此分離的分離區(qū)域內(nèi))實(shí)現(xiàn)的一些導(dǎo)電柵格實(shí)現(xiàn)。這些公共電源線(以及可能的信號線)的形成可以相對于電子器件的制造工藝中已經(jīng)提供的掩膜添加一個或更多擴(kuò)散掩膜。為了對公共電源線供電，可以在電源和晶片本身之間采用物理連接。在相同晶片上實(shí)現(xiàn)的所有電子器件可以具有公共連接，或者被以組彼此組裝(僅在相同組的管芯處具有公共連接)，或者還可以存在混合情況?；谏鲜鼋鉀Q思想，技術(shù)問題通過一種用于在每一個都集成在相同半導(dǎo)體晶片上的多個電子器件的電或電磁測試期間并行供應(yīng)電力的電路架構(gòu)解決，其中所述電子器件通過集成技術(shù)整齊地提供在所述半導(dǎo)體晶片上且具有由分離劃片線界定的邊緣，其特征在于，其包含
一至少一個導(dǎo)電柵格，互連至少一組所述電子器件，且具有位于所述組的器件外部的部分以及位于所述組的器件內(nèi)部的部分；
一所述導(dǎo)電柵格的外部部分也沿著所述分離劃片線延伸； 一該內(nèi)部部分在所述組的器件的至少一部分中延伸；
一在所述組的器件的至少一部分上提供的、所述導(dǎo)電柵格的所述外部部分和所述內(nèi)部部分之間的互連墊，所述互連墊與所述內(nèi)部和外部部分一起形成所述組的不同電子器件公用的電源線。有利地，所述至少一個組的每個電子器件因而包含與電子器件的至少一個邊緣對
5應(yīng)的至少一個附加電源墊(和/或可能的信號墊)，用于與所述導(dǎo)電柵格的外部部分的連接。此外，提供多個附加電源墊(和/或可能的信號墊)的使用，在所述至少一個組的電子器件的每個邊緣處有至少一個。值得注意的事實(shí)在于上述外部部分是相鄰電子器件的至少一對墊之間的橋接電連接；而內(nèi)部部分是相同電子器件的至少兩個墊之間的電連接。具體而言，根據(jù)本發(fā)明的一個方面，所述至少一個組的每個電子器件至少包含電子器件的邊緣處的電源墊，用于與所述導(dǎo)電柵格的外部部分的連接。根據(jù)本發(fā)明的另一方面，可以提供多個所述電源墊，所述至少一個組的電子器件的每個邊緣處有至少一個。此外，根據(jù)本發(fā)明的又一方面，所述外部部分可以是相鄰電子器件的至少一對電源墊之間的電子橋接連接。而且，根據(jù)本發(fā)明的另一方面，所述內(nèi)部部分可以是相同電子器件的電源墊和兩個互連之間的電連接。根據(jù)本發(fā)明的一個方面，所述內(nèi)部部分可以由交叉技術(shù)形成。此外，根據(jù)本發(fā)明的一個方面，所述外部部分可以由橋接技術(shù)形成。根據(jù)本發(fā)明的另一方面，所述外部部分的至少一部分可以在使電子器件彼此分離的劃片線區(qū)域中實(shí)現(xiàn)。此外，根據(jù)本發(fā)明的一個方面方法，還包含位于所述劃片線之一上的絕緣層的電路架構(gòu)的特征在于，所述外部部分包含沉積在所述至少一個絕緣層上的至少一個金屬層， 其在兩個相鄰電子器件的兩個相鄰互連墊之間延伸。根據(jù)本發(fā)明的另一方面，劃片線區(qū)域中的所述外部部分的所述部分包含沉積在填充絕緣材料層上的至少一個金屬層，其在所述劃片線內(nèi)延伸，至少部分地填充所述劃片線。而且，根據(jù)本發(fā)明的又一方面，所述互連墊可以包含電源假墊和信號假墊。根據(jù)本發(fā)明的另一方面，所述導(dǎo)電柵格的所述外部部分和所述內(nèi)部部分可以彼此正交。此外，根據(jù)本發(fā)明的一個方面，所述導(dǎo)電柵格的所述外部部分和所述內(nèi)部部分中的至少一個可以通過掩埋在所述半導(dǎo)體晶片或所述電子器件中的至少一個中的導(dǎo)線實(shí)現(xiàn)。根據(jù)本發(fā)明的另一方面，所述導(dǎo)電柵格的所述外部部分和所述內(nèi)部部分可以在交叉點(diǎn)彼此絕緣。具體而言，可以提供至少一個通孔連接以接觸所述掩埋導(dǎo)線。有利地，根據(jù)本發(fā)明的另一方面，電路架構(gòu)還包含連接到至少一個導(dǎo)電柵格的至少一個熔絲鏈接。而且，電路架構(gòu)還可以包含被包括在所述至少一個導(dǎo)電柵格中的至少一個熔絲鏈接。上述技術(shù)問題還可以通過包含以下步驟的方法解決 在半導(dǎo)體晶片上形成劃片線；
形成集成在所述半導(dǎo)體晶片上、通過所述劃片線彼此分離的多個電子器件； 分別在每個電子器件上形成相應(yīng)的多個互連墊；
在所述半導(dǎo)體晶片上形成導(dǎo)電柵格，形成所述導(dǎo)電柵格的所述步驟包括以下步驟沿著所述劃片線形成所述導(dǎo)電柵格的外部部分； 在所述電子器件內(nèi)形成所述導(dǎo)電柵格的內(nèi)部部分；以及
連接每個導(dǎo)電器件的互連墊到相應(yīng)相鄰電子器件的互連墊以及所述導(dǎo)電柵格以形成所述電子器件公用的電源線。根據(jù)本發(fā)明的一個方面，形成所述內(nèi)部部分的所述步驟可以包含電連接相同電子器件的兩個互連墊。此外，根據(jù)本發(fā)明的另一方面，該方法還包含通過所述導(dǎo)電墊同時向所有所述電子器件提供電壓的步驟。最后，該方法還可以包含同時測試所述電子器件的步驟。為了在集成在半導(dǎo)體晶片上的多個電子器件的電或電磁測試期間并行地供應(yīng)電力，其中所述電子器件通過集成技術(shù)整齊地提供在晶片上且具有由分離劃片線界定的邊緣，其特征在于其包括
一至少一個導(dǎo)電柵格，互連至少一組所述電子器件，且具有位于所述組的器件外部的部分以及位于所述組的器件內(nèi)部的部分；
一所述導(dǎo)電柵格的外部部分沿著所述分離劃片線延伸； 一所述內(nèi)部部分在每個組的器件的至少一部分中延伸；
一在每個組的器件的至少一部分上提供的、所述導(dǎo)電柵格的所述外部部分和所述內(nèi)部部分之間的互連墊，以用于與所述內(nèi)部和外部部分一起形成組的各個電子器件公用的電源線。參考附圖，根據(jù)本發(fā)明的電路架構(gòu)和方法的特征和優(yōu)點(diǎn)從通過指示性且非限制性示例方式給出的下面的其實(shí)施例的描述顯現(xiàn)。


圖1示出根據(jù)現(xiàn)有技術(shù)實(shí)現(xiàn)的結(jié)合多個電子器件的半導(dǎo)體晶片部分的示意圖2示出將標(biāo)準(zhǔn)電子器件與提供有所謂的轉(zhuǎn)發(fā)器電路部分的電子器件進(jìn)行比較的示意圖3示出圖1的晶片上的一些電子器件的放大規(guī)模示意圖4示出在半導(dǎo)體晶片上實(shí)現(xiàn)且提供有根據(jù)本發(fā)明的電路架構(gòu)的一組電子器件的示意圖5示出類似于圖1的半導(dǎo)體晶片的示意圖，圖4的一些電子器件在該半導(dǎo)體晶片上實(shí)現(xiàn)且經(jīng)歷測試操作。圖6示出提供有根據(jù)本發(fā)明的電路架構(gòu)的單個電子器件的示意圖7示出根據(jù)本發(fā)明的圖6的器件和其他類似器件之間的連接的更詳細(xì)的示意圖； 圖8示出位于圖6的電子器件內(nèi)且屬于圖7的電路架構(gòu)的一部分的一些電連接模式的更詳細(xì)的示意圖9示出根據(jù)本發(fā)明的一個實(shí)施例的電路架構(gòu)的一部分的放大垂直剖面示意圖； 圖10示出圖9的電路架構(gòu)部分的一個實(shí)施例的放大垂直剖面示意圖； 圖11示出圖9的電路架構(gòu)的一個實(shí)施例的放大垂直剖面示意圖； 圖12示出實(shí)現(xiàn)在半導(dǎo)體晶片上且提供有根據(jù)本發(fā)明的一個實(shí)施例的電路架構(gòu)的一組電子器件的示意圖13示出圖12的半導(dǎo)體晶片上的電路架構(gòu)部分的放大垂直剖面示意圖； 圖14示出實(shí)現(xiàn)在半導(dǎo)體晶片上且提供有根據(jù)本發(fā)明的一個實(shí)施例的電路架構(gòu)的一組電子器件的示意圖15和16示出圖14的半導(dǎo)體晶片上的電路架構(gòu)部分的放大垂直剖面示意圖； 圖17示出實(shí)現(xiàn)在半導(dǎo)體晶片上且提供有根據(jù)本發(fā)明的一個實(shí)施例的電路架構(gòu)的一組電子器件的示意圖18示出實(shí)現(xiàn)在半導(dǎo)體晶片上且提供有根據(jù)本發(fā)明的一個實(shí)施例的電路架構(gòu)的一組電子器件的示意圖19示出圖18的半導(dǎo)體晶片上的電路架構(gòu)部分的放大垂直剖面示意圖； 圖20示出實(shí)現(xiàn)在半導(dǎo)體晶片上且提供有根據(jù)本發(fā)明的一個實(shí)施例的電路架構(gòu)的一組電子器件的示意圖21示出圖9的電路架構(gòu)的一個實(shí)施例的放大垂直剖面示意圖。
具體實(shí)施例方式參考這些附圖，且尤其是圖1的示例，全局地且示意性地使用1表示半導(dǎo)體材料的晶片，若干半導(dǎo)體電子器件2根據(jù)已知單片集成技術(shù)整齊地提供在相同半導(dǎo)體晶片的表面上。晶片1安放在支撐體12上，該支撐體允許其上實(shí)現(xiàn)電子器件2的晶片的下表面或背表面與例如信號地或電源的參考電勢電連接。電子器件2的結(jié)構(gòu)、屬性和操作模式超出本發(fā)明的內(nèi)容。唯一值得注意的特別之處在于本發(fā)明所意圖的電子器件2是圖2中示出的那些器件且提供有可用于以直接接觸或無直接接觸或以所謂的無線模式從和向電子器件2發(fā)射電/電磁信號的收發(fā)器或轉(zhuǎn)發(fā)器類型的電路部分11。本發(fā)明的一個實(shí)施例涉及用于在電磁(EMWS)或電(EMS)測試步驟期間并行地向集成在半導(dǎo)體晶片1上且提供有至少一個收發(fā)器或轉(zhuǎn)發(fā)器11的多個所述電子器件2供應(yīng)電力的電路架構(gòu)。此后，在描述和附圖中，如圖3所示，電子器件2將使用首字母縮寫DUT (待測器件)表示。根據(jù)本發(fā)明的一個實(shí)施例，為了供應(yīng)足夠的電力供應(yīng)，從而使得多個器件2在 EMWS測試步驟期間操作，首先提供在晶片1上形成一些導(dǎo)電柵格4。導(dǎo)電柵格4可以使用金屬材料或半導(dǎo)體材料或者一般地使用導(dǎo)電材料實(shí)現(xiàn)。圖4示出根據(jù)本發(fā)明的一個實(shí)施例的導(dǎo)電柵格4的示例以及總是根據(jù)本發(fā)明的電路架構(gòu)的實(shí)施例。備選地，根據(jù)電子器件2的物理結(jié)構(gòu)以及其在晶片1上的實(shí)現(xiàn)和牽引的模式可以提供單個導(dǎo)電柵格4。柵格4包含如圖7所示的處于各個電子器件2外部的部分14以及如圖8所示處于相同電子器件2的內(nèi)部的部分13。柵格的外部部分14部分地在所謂的劃片線7內(nèi)部(即物理上使每個電子器件2彼此分離的分離線或較低區(qū)域內(nèi)部)實(shí)現(xiàn)。
基本上，每個電子器件2通過在整個半導(dǎo)體晶片1上彼此正交延伸的劃片線7限制和環(huán)繞。給定導(dǎo)電柵格4借助于一組所述電子器件2外部的部分或互連網(wǎng)絡(luò)14以及所述組的器件內(nèi)部的部分或互聯(lián)網(wǎng)絡(luò)13互連所述一組電子器件2。例如，圖7示出其中器件2借助于形成外部連接的導(dǎo)電柵格4的外部部分14、尤其是橋接而彼此相連的解決方案，其涉及器件2的至少一個墊6以及相鄰器件2的至少另一個墊6。所述導(dǎo)電柵格4的外部部分14延伸且與所述分離劃片線7相交，同時相同導(dǎo)電柵格4的內(nèi)部部分13在每一組的電子器件2的至少一部分內(nèi)延伸。有利地，根據(jù)本發(fā)明的一個實(shí)施例，為了連接電子器件2到相應(yīng)的柵格4，如圖6所示，適當(dāng)?shù)卦陔娮悠骷?的邊緣5處提供至少一個附加或假電源墊8。更具體而言，本發(fā)明的一個實(shí)施例還提供多個電源墊8，電子器件2的每個邊5的至少一個，從而容易連接每個墊8到最相鄰的導(dǎo)電柵格。假墊8可以外部地連接到已經(jīng)位于電子器件2上的墊6。處于給定電子器件2上且連接到相同柵格4的墊6或8在電子器件內(nèi)部通過柵格 4的內(nèi)部部分13也彼此相連，這形成各種類型的內(nèi)部連接。例如，墊6或8之間的內(nèi)部電連接適當(dāng)?shù)貙儆诮徊骖愋?，且在至少兩個墊6或8或6和8之間的每個器件2內(nèi)延伸。盡管在每個電子器件2內(nèi)實(shí)現(xiàn)交叉，在各個電子器件2外部形成橋接，還交叉或者最好交疊晶片上的各個器件之間的分離劃片線7。概念地，可以使用已經(jīng)位于電子器件2內(nèi)的一些信號或電源布線，但是相對于已知解決方案，然而，本發(fā)明的實(shí)施例可以在良好限定的位置中提供一些附加墊6的布置，所述良好限定的位置可以用于毗鄰內(nèi)部連接13或外部連接14。通過使用外部連接14和內(nèi)部連接13的混合解決方案，比如原先示出的橋接14和交叉連接13，有可能向每個器件供應(yīng)還有兩個或更多的不同電力供應(yīng)Vccl和/或Vcc2或地GND電壓值以及諸如例如時鐘信號CK的其他電信號。它們?nèi)荚趫D5中很好地示出。在圖5所示的情況中，至少3個分立的導(dǎo)電連接將是必須的，一個用于第一供應(yīng) Vccl ；一個用于第二供應(yīng)Vcc2且一個用于時鐘信號CK。電源地的連接可以通過為晶片1的下表面提供到地的電連接的測試設(shè)備確保，或者該地連接可以使用另一柵格4形成?，F(xiàn)在返回到導(dǎo)線柵格4的外部部分14的結(jié)構(gòu)，在圖9的幫助下，可以理解如何還通過利用在器件2和相鄰器件2之間的分離劃片線實(shí)現(xiàn)橋接類型的外部連接14。圖9清晰地示出使用DUT A表示的器件2的外圍附加墊8 (電力墊)以及使用DUT B表示的第二且相鄰器件2的類似墊8借助于在保護(hù)底層電介質(zhì)層16 (氧化物)的鈍化層 15上形成的橋接連接14而彼此連接。外部連接14在擴(kuò)散工藝的最后步驟中實(shí)現(xiàn)，或者使用專用后處理步驟實(shí)現(xiàn)，且還可以在測試步驟結(jié)束時去除。因?yàn)闃蚪討?yīng)當(dāng)與通常相對于電子器件的上表面更低的劃片線7交叉，可能希望完全或部分地使用電隔離的耐熔填充材料填充這些劃片線7。以這種方式，可以減小劃片線7 本身中的故障且使得形成橋接14更加容易。
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實(shí)際上，在圖10所示的另一實(shí)施例中，橋接連接14沉積在填充絕緣材料的層17 之上，該填充絕緣材料例如是明確地作為劃片線7的較低區(qū)域的部分填充物提供的氧化物。如果相反在劃片線7的表面和各個電子器件2的表面之間沒有水平差，則也可以在不使用填充絕緣材料17的預(yù)防沉積的條件下實(shí)現(xiàn)連接14。實(shí)際上，在劃片線7相對于晶片1上實(shí)現(xiàn)的電子器件2的觀察面并不低于時，外部連接14可以是平坦的且完全在鈍化層15上延伸，如圖11所示。現(xiàn)在返回到內(nèi)部交叉連接13，我們可以把它們看似是導(dǎo)電柵格4的每個器件2的內(nèi)部部分13。本領(lǐng)域技術(shù)專家理解，根據(jù)情況可以以不同方式布置交叉。例如，用于交叉的可能配置考慮在電子器件2內(nèi)相同類型即具有信號或電源的墊6或8全都彼此相連，從而減小用于供電必須的探針的總數(shù)。有利地，根據(jù)本發(fā)明的一個實(shí)施例，布置在相同晶片1上的各個電子器件2通過采用假墊8和連接14在器件本身外部彼此相連；同時，相同墊8之間的內(nèi)部連接13將確保給定導(dǎo)電柵格4的電連續(xù)性。在測試步驟之后或者用于物理分離電子器件2的晶片1的切割之后的任意情況中，橋接連接14將具有被消除的可能性，從而將每個電子器件2封裝在相應(yīng)容器和保護(hù)封裝內(nèi)。為了為各個導(dǎo)電柵格4供電，傳統(tǒng)探針可以被采用，被布置為用于晶片上的電測試的設(shè)備所使用，對于相同的電源，可以使用多個假探針。該多個假探針的存在允許供應(yīng)各個電子器件2的操作所需的所有電力，因而解決了由于探針和各個柵格4之間的電力流動導(dǎo)致的可能異常接觸電阻問題。此外，假探針幫助減小導(dǎo)電柵格4的電阻的影響。各個電子器件2的地墊也可以是公共的，且可以借助于探針或借助于所謂的探測
器夾盤提供。已經(jīng)可以看出，除了供電之外，導(dǎo)電柵格4還可以向晶片上的各個器件供應(yīng)一些信號。本發(fā)明解決了技術(shù)問題且實(shí)現(xiàn)了若干優(yōu)點(diǎn)。例如，本發(fā)明的一個實(shí)施例使得通過測試儀和晶片之間的電磁(部分地或完全的)通信的EMWS測試的工藝是可能的、強(qiáng)烈的且可靠的，且還可以用于EWS電測試或用于晶片級老化WLBI。因此，歸功于本發(fā)明，有可能極大地增加測試并行度以及后續(xù)成本和/或測試時間的減小，直到達(dá)到相同晶片1的甚至所有電子器件2的并行測試。此外，減小組裝步驟期間可能的接合問題，該問題可能由與電測試所必須的探針的接觸引起的墊6的損害或可能的磨損導(dǎo)致。現(xiàn)在，尤其參考圖12至19的示例，描述根據(jù)本發(fā)明的電路架構(gòu)的一些其他實(shí)施例。在這些其他示例中，將描述與前述實(shí)施例具有相同結(jié)構(gòu)和操作的一些細(xì)節(jié)和相應(yīng)部分且針對它們使用相同的參考數(shù)字。為了向多個器件2供應(yīng)至少一個電源和可能的至少一個信號，相對于原先示例的解決方案，可以使用備選解決方案。實(shí)際上，在劃片線7內(nèi)部，可以提供包含公共連接的柵格，該公共連接可以是彼此正交的導(dǎo)線23，其使得更多器件2彼此連接，如圖12所示。如圖12所示，可以在正交線23之間的交叉點(diǎn)處提供絕緣氧化物20或絕緣材料以
防止短路。如圖13所示，兩個相鄰器件2的墊6和8將通過使用橋接連接14外部地彼此連接，該橋接進(jìn)一步電連接到導(dǎo)線23。在通用器件2內(nèi)部，墊6和8借助于交叉連接13彼此連接。備選地，如圖15和16所示，至少一個或甚至所有的導(dǎo)線23可以淹沒或掩埋在劃片線7中的絕緣層21中。尤其是，如圖16所示，導(dǎo)線23彼此絕緣?？赡鼙仨氃谕ㄓ醚诼駥?dǎo)線23和橋接連接14之間實(shí)現(xiàn)通孔類型的至少一個電連接 22，因而形成具有通孔M的橋接連接，從而形成如圖14所示的導(dǎo)電柵格。備選地，如果在劃片線中沒有淹沒的導(dǎo)線23，則通用墊6或8可以通過使用某些連接9相連，從而形成如圖17所示的導(dǎo)電柵格。備選地，并且無論淹沒在劃片線7中的絕緣層21中的不同類型的導(dǎo)線23存在與否，可以同時使用橋接連接14和具有通孔M的橋接連接，從而形成如圖18所示的導(dǎo)電柵格。尤其是，如圖19所示，通用橋接連接14與對應(yīng)于鈍化15的劃片線17相交，且與淹沒在劃片線7的絕緣層21中的導(dǎo)線23絕緣。然后，在測試之后進(jìn)一步進(jìn)行晶片切割的任意情況中，可以消除金屬連接和電源柵格，以將各種器件封裝在合適的封裝中。備選地，還有可能同時使用與劃片線7相應(yīng)的橋接連接14和具有通孔M末端的橋接連接，從而形成如圖20所示的導(dǎo)電柵格。尤其是，如圖19所示，具有通孔M的橋接連接與劃片線7相應(yīng)地開始且經(jīng)過鈍化 15到達(dá)墊6且與淹沒在劃片線7的絕緣層21中的另一導(dǎo)線23絕緣。還可以考慮，例如用于短路的可能保護(hù)電路被包含在通用器件2中，或者可能通過在至少一個柵格4中結(jié)合它們而位于相同器件外部，例如，實(shí)現(xiàn)連接到柵格4和/或結(jié)合到其中的至少一個熔絲鏈接。在這種情況下，通用導(dǎo)線可以設(shè)計(jì)為使得相同的導(dǎo)線在該線的至少一個部分中結(jié)合至少一個熔絲鏈接，使得如果超過某一電流值，導(dǎo)線的過熱將導(dǎo)致中斷線本身的所述線的局部熔化。本發(fā)明因而還涉及包含以下步驟的方法 在半導(dǎo)體晶片1上形成劃片線7 ；
形成集成在半導(dǎo)體晶片1上、通過劃片線7彼此分離的多個電子器件2 ； 分別在每個電子器件2上形成多個互連墊6 ； 在半導(dǎo)體晶片1上形成導(dǎo)電柵格4。具體而言，形成導(dǎo)電柵格4的步驟還包括以下步驟 沿著劃片線7形成導(dǎo)電柵格4的外部部分14 ；在電子器件2內(nèi)形成導(dǎo)電柵格4的內(nèi)部部分13 ；以及
將每個電子器件2的互連墊6連接到相應(yīng)相鄰電子器件2的互連墊6和導(dǎo)電柵格4以形成電子器件2公用的電源線。有利地，根據(jù)本發(fā)明的一個實(shí)施例，形成內(nèi)部部分13的步驟包含電連接相同電子器件2的兩個互連墊6。此外，該方法還包含通過導(dǎo)電柵格4同時向所有電子器件2供應(yīng)電壓的步驟。具體而言，該方法可以包含同時測試電子器件2的步驟。本發(fā)明使得通過測試儀和晶片之間的電磁(部分地或完全地)通信的強(qiáng)健且工業(yè)可用的EWS測試工藝成為可能。因此，本發(fā)明允許極大地增加測試并行度并隨后減小成本、測試時間等，從而獲得晶片上的所有器件的并行測試。此外，減小了由于當(dāng)前由于用于電測試的探針導(dǎo)致的墊的損害導(dǎo)致的組裝的接合問題。鑒于上面的詳細(xì)描述，可以對實(shí)施例做出這些和其他變化。一般而言，在下面的權(quán)利要求中，使用的術(shù)語不應(yīng)解讀為將權(quán)利要求限制為說明書和權(quán)利要求中公開的特定實(shí)施例，而是應(yīng)當(dāng)解讀成包括所有可能實(shí)施例以及這些權(quán)利要求授權(quán)的全部等價范圍。因此，權(quán)利要求不受該公開限制。
權(quán)利要求
1.一種用于在多個電子器件(2)的電或電磁測試期間并行供應(yīng)電力的電路架構(gòu)，所述多個電子器件中的每個電子器件集成在相同半導(dǎo)體晶片(1)上，其中所述電子器件(2)通過集成技術(shù)整齊地提供在所述半導(dǎo)體晶片(1)上且具有由分離劃片線(7)界定的邊緣(5)， 其特征在于，該電路架構(gòu)包含一至少一個導(dǎo)電柵格(4)，互連至少一組所述電子器件(2)，且具有位于所述組的器件外部的部分(14)以及位于所述組的器件內(nèi)部的部分(13)；一所述導(dǎo)電柵格(4)的外部部分(14)還沿著所述分離劃片線(7)延伸；一該內(nèi)部部分(13)在所述組的器件的至少一部分內(nèi)延伸；一在所述組的器件的至少一部分上提供的、所述導(dǎo)電柵格(4)的所述外部部分(14)和所述內(nèi)部部分(13)之間的互連墊(6)，所述互連墊(6)與所述內(nèi)部和外部部分一起形成所述組的不同電子器件(2)公用的電源線。
2.根據(jù)權(quán)利要求1所述的電路架構(gòu)，其特征在于所述至少一組的每個電子器件(2)至少包含所述電子器件(2)的邊緣(5)處的電源墊(8)，用于與所述導(dǎo)電柵格(4)的外部部分 (14)連接。
3.根據(jù)權(quán)利要求2所述的電路架構(gòu)，其特征在于，提供多個所述電源墊(8)，在所述至少一個組的電子器件(2)的每個邊緣(5)處有至少一個。
4.根據(jù)權(quán)利要求1所述的電路架構(gòu)，其特征在于所述外部部分(14)是相鄰電子器件 (2)的至少一對電源墊(8)之間的電子橋接連接。
5.根據(jù)權(quán)利要求1所述的電路架構(gòu)，其特征在于所述內(nèi)部部分(13)是相同電子器件 (2 )的電源墊(6，8 )和兩個互連之間的電連接。
6.根據(jù)權(quán)利要求5所述的電路架構(gòu)，其特征在于所述內(nèi)部部分(13)由交叉技術(shù)形成。
7.根據(jù)權(quán)利要求4所述的電路架構(gòu)，其特征在于所述外部部分(14)由橋接技術(shù)形成。
8.根據(jù)權(quán)利要求1所述的電路架構(gòu)，其特征在于所述外部部分(14)的至少一部分在使電子器件(2 )彼此分離的劃片線(7 )區(qū)域中實(shí)現(xiàn)。
9.根據(jù)權(quán)利要求7所述的電路架構(gòu)，還包含位于所述劃片線(7)之一上的絕緣層(15 和/或16)，特征在于所述外部部分(14)包含沉積在所述至少一個絕緣層(15和/或16) 上的至少一個金屬層，其在兩個相鄰電子器件(2)的兩個相鄰互連墊(6)之間延伸。
10.根據(jù)權(quán)利要求8所述的電路架構(gòu)，其特征在于劃片線(7)區(qū)域中的所述外部部分 (14)的所述部分包含沉積在填充絕緣材料層(17)上的至少一個金屬層，其在所述劃片線 (7)內(nèi)延伸，至少部分地填充所述劃片線(7)。
11.根據(jù)權(quán)利要求1所述的電路架構(gòu)，其特征在于所述互連墊(6)包含電源假墊(8)和信號假墊(8)。
12.根據(jù)權(quán)利要求1所述的電路架構(gòu)，其特征在于，所述導(dǎo)電柵格(4)的所述外部部分 (14)和所述內(nèi)部部分(13)彼此正交。
13.根據(jù)權(quán)利要求1所述的電路架構(gòu)，其特征在于，所述導(dǎo)電柵格(4)的所述外部部分 (14)和所述內(nèi)部部分(13)中的至少一個通過掩埋在所述電子器件(2)或所述半導(dǎo)體晶片 (1)中的至少一個中的導(dǎo)線(23)實(shí)現(xiàn)。
14.根據(jù)權(quán)利要求12所述的電路架構(gòu)，其特征在于所述導(dǎo)電柵格(4)的所述外部部分 (14)和所述內(nèi)部部分(14)在交叉點(diǎn)處彼此絕緣。
15.根據(jù)權(quán)利要求14所述的電路架構(gòu)，其特征在于提供至少一個通孔連接(24)以接觸所述掩埋導(dǎo)線(23)。
16.根據(jù)權(quán)利要求1所述的電路架構(gòu)，其特征在于其還包含連接到至少一個導(dǎo)電柵格 (4)的至少一個熔絲鏈接。
17.根據(jù)權(quán)利要求1所述的電路架構(gòu)，其特征在于其還包含被包括在所述至少一個導(dǎo)電柵格(4)中的至少一個熔絲鏈接。
18.一種方法，包含以下步驟 在半導(dǎo)體晶片(1)上形成劃片線(7)；形成集成在所述半導(dǎo)體晶片(1)上、通過所述劃片線(7)彼此分離的多個電子器件(2)；分別在每個電子器件(2)上形成相應(yīng)的多個互連墊(6)；在所述半導(dǎo)體晶片(1)上形成導(dǎo)電柵格(4)，形成所述導(dǎo)電柵格(4)的所述步驟包括以下步驟沿著所述劃片線(7)形成所述導(dǎo)電柵格(4)的外部部分(14)； 在所述電子器件(2)內(nèi)形成所述導(dǎo)電柵格(4)的內(nèi)部部分(13)；以及連接每個電子器件(2)的互連墊(6)到相應(yīng)相鄰電子器件(2)的互連墊(6)以及所述導(dǎo)電柵格(4)以形成所述電子器件(2)公用的電源線。
19.根據(jù)權(quán)利要求18所述的方法，其中形成所述內(nèi)部部分(13)的所述步驟包含電連接相同電子器件(2 )的兩個互連墊(6 )。
20.根據(jù)權(quán)利要求18所述的方法，包含通過所述導(dǎo)電柵格(4)同時向所有所述電子器件(2)供應(yīng)電壓的步驟。
21.根據(jù)權(quán)利要求20所述的方法，包含同時測試所述電子器件(2)的步驟。
全文摘要
本發(fā)明涉及一種用于在多個電子器件(2)的電或電磁測試，諸如在EMWS或EWS或WLBI測試期間并行供應(yīng)電力的電路架構(gòu)，所述多個電子器件中的每個電子器件集成在相同半導(dǎo)體晶片(1)上，其中所述電子器件(1)通過集成技術(shù)整齊地提供在所述半導(dǎo)體晶片(1)上且具有由分離劃片線(7)界定的邊緣(5)。有利地，根據(jù)本發(fā)明，該電路架構(gòu)包含至少一個導(dǎo)電柵格(4)，互連至少一組所述電子器件(2)，且具有位于所述組的器件外部的部分(14)以及位于所述組的器件內(nèi)部的部分(13)；所述導(dǎo)電柵格(4)的外部部分(14)還沿著所述分離劃片線(7)延伸；該內(nèi)部部分(13)在所述組的器件的至少一部分內(nèi)延伸；在所述組的器件的至少一部分上提供所述導(dǎo)電柵格(4)的所述外部部分(14)和所述內(nèi)部部分(13)之間的互連墊(6)，所述互連墊(6)與所述內(nèi)部和外部部分一起形成所述組的不同電子器件(2)公用的電源線。
文檔編號G01R31/28GK102177582SQ200980139650
公開日2011年9月7日 申請日期2009年8月5日 優(yōu)先權(quán)日2008年8月7日
發(fā)明者A·帕加尼 申請人:意法半導(dǎo)體股份有限公司