專利名稱：晶體管測試裝置及方法
技術(shù)領(lǐng)域：
本發(fā)明涉及微電子技術(shù)領(lǐng)域，尤其涉及一種金屬-氧化物-半導(dǎo)體 (Metal-Oxide-Semiconductor,簡稱 M0S)晶體管用測試裝置。
背景技術(shù)：
目前MOSFET及其相關(guān)電路廣泛應(yīng)用，其中互補(bǔ)式MOS (CMOS)工藝以其集成密度 高、靜態(tài)功耗低、抗干擾能力強(qiáng)等優(yōu)點成為體硅集成電路技術(shù)中的主流工藝。集成電路發(fā)展到目前的超大規(guī)模時代，要進(jìn)一步提高芯片的集成度和運行速度， 現(xiàn)有的體硅工藝正接近它們的物理極限。隨著器件特征尺寸縮小，器件內(nèi)部PN結(jié)之間以及 器件與器件之間通過襯底的相互作用愈來愈嚴(yán)重，出現(xiàn)了一系列材料、器件物理、器件結(jié)構(gòu) 和工藝技術(shù)等方面的新問題，使得深亞微米硅集成的集成度、可靠性以及電路的性能價格 比受到影響。這些問題主要包括閾值電壓不能按比例縮?。惑w硅CMOS電路的寄生雙極晶體管閂鎖效應(yīng)以及體硅 器件在宇宙射線輻照環(huán)境中出現(xiàn)的軟失效效應(yīng)等使電路的可靠性降低；隨著器件尺寸的縮 小，體硅CMOS器件的各種多維及非線性效應(yīng)變得十分顯著；特征尺寸的縮小在使器件延遲 減小的同時，也使得互連性能降低；柵氧厚度受限制；結(jié)深受限制，串連電阻很難減?。欢?晶硅耗盡效應(yīng)影響器件的特性；多晶硅柵的電阻會隨著柵長度變窄而急劇上升。由于深亞微米CMOS器件存在諸多問題，所以目前急需一種測試的裝置及方法來 評估基于此工藝和器件結(jié)構(gòu)下，深亞微米級晶體管是否能滿足性能指標(biāo)要求。目前單個晶 體管的測試反映出NMOS晶體管與PMOS晶體管的關(guān)態(tài)電流，但無法得出電路的工作速度。環(huán) 振測試結(jié)構(gòu)可以得出電路的工作速度，但卻不能得到匪OS晶體管與PMOS晶體管的關(guān)態(tài)電 流。

發(fā)明內(nèi)容
針對相關(guān)技術(shù)中CMOS器件測試繁瑣復(fù)雜的問題而提出本發(fā)明，為此，本發(fā)明的主 要目的在于提供一種晶體管測試裝置及方法，以解決上述問題至少之一。本發(fā)明提出了一種晶體管測試裝置，包括路徑選擇電路，路徑選擇電路用于接收路徑控制信號和輸入信號，并根據(jù)路徑控 制信號控制輸入信號的通路；與路徑選擇電路耦接的邏輯門鏈電路，用于使信號經(jīng)過以形成測試后信號；邏輯 門鏈電路為級聯(lián)的偶數(shù)個門電路構(gòu)成的級聯(lián)電路，門電路包括待測試的晶體管；與邏輯門鏈電路和路徑選擇電路分別耦接的輸出緩沖器電路，輸出緩沖器電路接 收來自邏輯門鏈電路和/或路徑選擇電路的中間信號并輸出經(jīng)緩沖后的輸出結(jié)果。本發(fā)明還提出了一種晶體管測試方法，包括向晶體管測試裝置提供路徑控制信號和輸入信號；路徑控制信號為高電平時，輸 入信號依次經(jīng)由路徑選擇電路的反相器和或非門、邏輯門鏈電路和輸出緩沖器電路，得到第一輸出結(jié)果；路徑控制信號為低電平時，輸入信號經(jīng)由路徑選擇電路的或非門和輸出緩 沖器電路，得到第二輸出結(jié)果；根據(jù)第一輸出結(jié)果和/或第二輸出結(jié)果得到待測試的晶體管的待測性能。通過本發(fā)明的上述技術(shù)方案，提供一種晶體管測試裝置及方法，可以解決晶體管 在封裝條件下的測試問題，即無法一并得出電路的工作速度和晶體管的關(guān)態(tài)電流。本發(fā)明 不僅可以一并測試出NMOS晶體管與PMOS晶體管的關(guān)態(tài)電流、電路的工作速度，還可以得到 有效負(fù)載電容值，在封裝的情況下，也可以得到準(zhǔn)確的結(jié)果，并且監(jiān)控工藝和器件的結(jié)構(gòu)， 簡便實用。


圖1為本發(fā)明的晶體管測試裝置的結(jié)構(gòu)框圖；圖2為根據(jù)本發(fā)明實施例的晶體管測試裝置的結(jié)構(gòu)框圖；圖3為根據(jù)本發(fā)明的晶體管測試方法的流程圖；圖4為根據(jù)本發(fā)明實施例的晶體管測試方法的流程圖；圖5為根據(jù)本發(fā)明另一實施例的晶體管測試方法的流程圖；圖6為根據(jù)本發(fā)明再一實施例的晶體管測試方法的流程圖；圖7為根據(jù)本發(fā)明再一實施例的晶體管測試裝置的門電路與頻率的測試結(jié)果示 意圖。
具體實施例方式在本發(fā)明實施例中，提供了一種晶體管測試方案，在該實現(xiàn)方案中，利用設(shè)計簡 便、易于操作的晶體管測試裝置，利用與該測試裝置相應(yīng)的測試方法，對待測晶體管進(jìn)行測 試，得到晶體管的相關(guān)性能，判斷晶體管是否滿足性能指標(biāo)要求。需要說明的是，在不沖突的情況下，本申請中的實施例及實施例中的特征可以相 互組合。下面將參考附圖并結(jié)合實施例來詳細(xì)說明本發(fā)明。根據(jù)本發(fā)明實施例，提供了一種晶體管測試裝置。圖1為本發(fā)明的一種晶體管測 試裝置的結(jié)構(gòu)框圖。如圖1所示，晶體管測試裝置包括路徑選擇電路10，用于接收來自外部的路徑選擇信號和輸入信號，并根據(jù)路徑選 擇信號控制輸入信號的通路，也就是輸入信號是否經(jīng)由邏輯門鏈電路20，輸入信號用于測 試晶體管的性能，輸入信號可以是任意強(qiáng)度和/或任意頻率的信號，只要是測試晶體管的 相關(guān)性能所需的參數(shù)即可；邏輯門鏈電路20，與路徑選擇電路10耦接，用于使信號經(jīng)過以形成測試后信號； 邏輯門鏈電路20為級聯(lián)的偶數(shù)個門電路構(gòu)成的級聯(lián)電路，其中，門電路由待測試的晶體管 構(gòu)成；輸出緩沖器電路30，與邏輯門鏈電路20和路徑選擇電路10分別耦接，用于接收來 自邏輯門鏈電路20或路徑選擇電路10的中間信號，并輸出經(jīng)緩沖后的輸出結(jié)果。由此便得到了本發(fā)明的晶體管測試裝置，輸入路徑選擇信號和輸入信號之后，根 據(jù)路徑選擇信號選擇輸入信號的通路，得到輸出結(jié)果，根據(jù)輸出結(jié)果得出晶體管的性能參 數(shù)指標(biāo)。
圖2為根據(jù)本發(fā)明的實施例的一種晶體管測試裝置的結(jié)構(gòu)框圖，其中，路徑選擇 電路10包括反相器，用于接收路徑選擇信號；兩個或非門，其中第一或非門與反相器耦接，用 于接收經(jīng)由反相器的路徑選擇信號，并且接收輸入信號，輸入信號可以但不限于是脈沖波 信號，第二或非門用于直接接收路徑選擇信號和輸入信號；路徑選擇信號分為高電平和低 電平，當(dāng)路徑選擇信號為高電平時，第一或非門允許輸入信號通過，而第二或非門不允許輸 入信號通過，從而使得輸入信號通過邏輯門鏈電路20輸出到輸出緩沖器電路30 ；當(dāng)路徑選 擇信號為低電平時，第二或非門允許輸入信號通過，而第一或非門不允許輸入信號通過，從 而使得輸入信號直接輸出到輸出緩沖器電路30 ；邏輯門鏈電路20，與路徑選擇電路10的第一或非門耦接，用于接收來自第一或非 門的輸入信號；邏輯門鏈電路20為級聯(lián)的偶數(shù)個門電路構(gòu)成的級聯(lián)電路，優(yōu)選地，例如邏 輯門鏈電路20由50個門電路構(gòu)成，其中，門電路由待測試的晶體管構(gòu)成，待測試的晶體管 可以構(gòu)成反相器、與非門或或非門的形式。在本實施例中，待測試的晶體管為CMOS晶體管， 包括NMOS晶體管和PMOS晶體管，門電路還包括與CMOS晶體管耦接的負(fù)載，負(fù)載可以是扇 出負(fù)載或圖2中曲折連線表示的長金屬連線負(fù)載等等。從圖2中可以看出每個門電路的 CMOS晶體管耦接有負(fù)載，門電路依次耦接；輸出緩沖器電路30，用于接收來自第二或非門或邏輯門鏈電路20的輸出；輸出緩 沖器電路30包括依次級聯(lián)的或非門和偶數(shù)級反相器，得到輸出結(jié)果。輸出結(jié)果可以是信 號，也可以是電流值。如果輸出結(jié)果是電流值，則該電流值是通過串連到電源和地之間的納 安表來獲得。偶數(shù)級的反相器較佳為兩級反相器，這是因為沒有驅(qū)動能力和時序的特殊要 求，這樣可以減少芯片面積。通過以上實施例，利用本發(fā)明的晶體管測試裝置，輸入路徑選擇信號和輸入信號 之后，選擇輸入信號的通路，得到輸出結(jié)果，根據(jù)輸出結(jié)果得出晶體管的性能參數(shù)指標(biāo)。接下來，詳細(xì)說明利用上述晶體管測試裝置對晶體管進(jìn)行測試的測試方法。圖3 為根據(jù)本發(fā)明的晶體管測試方法的流程圖(步驟S301-S305)步驟S301 提供前述晶體管測試裝置；步驟S303 向晶體管測試裝置提供路徑控制信號和輸入信號，輸入信號例如由脈 沖發(fā)生器提供，路徑控制信號為高電平時，輸入信號依次經(jīng)由路徑選擇電路10的反相器和 或非門、邏輯門鏈電路20和輸出緩沖器電路30，得到第一輸出結(jié)果；路徑控制信號為低電 平時，輸入信號路徑選擇電路10的或非門和輸出緩沖器電路30，得到第二輸出結(jié)果；步驟S305 根據(jù)第一輸出結(jié)果和/或第二輸出結(jié)果得到待測試的晶體管的待測性 能。通過以上測試方法，利用本發(fā)明的晶體管測試裝置，輸入相關(guān)信號之后，信號流入 晶體管測試裝置的選定信號通路，得到輸出結(jié)果，根據(jù)輸出結(jié)果便可得出晶體管的性能參 數(shù)指標(biāo)。圖4為根據(jù)本發(fā)明實施例的晶體管測試方法的流程圖(步驟S401-S405)，其中測 試的參數(shù)為單個門電路的延遲。步驟S401 向晶體管測試裝置提供路徑控制信號和輸入信號，路徑控制信號至少 包括高電平時和低電平時的信號；
步驟S403 路徑控制信號為高電平時，輸入信號依次經(jīng)由路徑選擇電路10的反相 器和或非門、邏輯門鏈電路20和輸出緩沖器電路30，得到第一輸出信號；路徑控制信號為 低電平時，輸入信號路徑選擇電路10的或非門和輸出緩沖器電路30，得到第二輸出信號； 第一輸出信號和第二輸出信號表示為示波器所測試出的波形時序圖。步驟S405 將第一輸出信號與第二輸出信號相減，得到差值，利用該差值除以邏 輯門鏈電路20中門電路的級數(shù)，所得結(jié)果為單個門電路的延遲。通過以上實施例的測試方法，利用本發(fā)明的晶體管測試裝置，輸入高電平與低電 平的路徑控制信號和輸入信號之后，信號流入晶體管測試裝置的選定不同的信號通路，得 到兩個輸出信號，根據(jù)輸出信號計算結(jié)果便可得出晶體管構(gòu)成的門電路的延遲。因而，即使 在封裝的情況下，仍可以準(zhǔn)確地測出準(zhǔn)確的單級門電路延遲。圖5為根據(jù)本發(fā)明實施例的晶體管測試方法的流程圖(步驟S501-S505)，其中測 試的參數(shù)為晶體管的關(guān)態(tài)電流。步驟S501 向晶體管測試裝置提供路徑控制信號和輸入信號，路徑控制信號為高 電平的信號，輸入信號的頻率為ΙΗζ-ΙΚΗζ ；步驟S503 輸入信號依次經(jīng)由路徑選擇電路10的反相器和或非門、邏輯門鏈電路 20和輸出緩沖器電路30，輸出測試電流；步驟S505 根據(jù)測試電流除以邏輯門鏈電路20中門電路的級數(shù)，得到構(gòu)成門電路 中的待測試的晶體管的關(guān)態(tài)電流，例如CMOS晶體管的NMOS晶體管與PMOS晶體管的總的關(guān) 態(tài)電流。關(guān)態(tài)電流是指NMOS管和PMOS管的總的關(guān)態(tài)電流。該實施例的原理和具體方法為，首先，邏輯門鏈電路20輸出的總電流It。t，可知 Itot = fCJDDN+(I。fn+I。fp)N/2，f是頻率，N邏輯門鏈電路的級數(shù)，I。fniP I。fp分別是NMOS和 PMOS的關(guān)態(tài)電流，Vdd是電源電壓，Q為有效負(fù)載電容。由于f很小，所以忽略與f有關(guān)的 項，可知每級門電路電流為It。t/N，所以構(gòu)成每級門電路的NMOS晶體管與PMOS晶體管的關(guān) 態(tài)電流便可以求出。通過以上實施例的測試方法，利用本發(fā)明的晶體管測試裝置，輸入高電平路徑控 制信號和一定頻率范圍內(nèi)的輸入信號之后，信號流入晶體管測試裝置，得到輸出電流，根據(jù) 輸出電流的值與邏輯門鏈電路的級數(shù)便可得出晶體管的關(guān)態(tài)電流，繼而可以監(jiān)控工藝和器 件的結(jié)構(gòu)。圖6為根據(jù)本發(fā)明實施例的晶體管測試方法的流程圖(步驟S601-S605)，其中測 試的參數(shù)為有效負(fù)載電容。步驟S601 向晶體管測試裝置提供路徑控制信號和輸入信號，路徑控制信號為包 括高電平的信號，輸入信號的頻率大于ΙΟΚΗζ，晶體管測試裝置的邏輯門鏈電路中的門電路 可以包括扇出負(fù)載和/或長金屬連線負(fù)載，也可以不包括。如果不包括扇出負(fù)載和/或長 金屬連線負(fù)載，則負(fù)載電容主要由邏輯門鏈電路中CMOS晶體管的柵電容和源漏電容構(gòu)成。步驟S603 輸入信號依次經(jīng)由路徑選擇電路10的反相器和或非門、邏輯門鏈電路 20和輸出緩沖器電路30，輸出測試電流；步驟S605 根據(jù)測試電流與輸入信號的頻率的關(guān)系，確定有效負(fù)載電容，其中有 效負(fù)載電容包括本征柵電容和柵覆蓋電容。該實施例的原理同上，在f大于10KHZ時，等號右邊的第二項可以被忽略，從而根據(jù)邏輯門鏈總電流It。t、頻率f、邏輯門鏈電路的級數(shù)N、電源電壓Vdd得到有效負(fù)載電容。 其中，包含了本征柵電容和覆蓋柵電容的有效負(fù)載電容在動態(tài)模式下，由于Miller效應(yīng)而 增強(qiáng)。圖7為根據(jù)本發(fā)明再一實施例的晶體管測試裝置的門電路與頻率的測試結(jié)果示 意圖。其中，邏輯門鏈電路中，門電路為反相器，邏輯門鏈電路為50級無負(fù)載反相器。目前，采用0. 25微米工藝制備出絕緣體上硅CMOS器件和電路，器件的電學(xué)參數(shù)如 表1所示。表 1 如圖7所示，當(dāng)輸入信號的頻率大于ΙΟΚΗζ，關(guān)態(tài)電流可以忽略，總的電流正比于 輸入信號的頻率。具體地，電源電壓為可以為1.8￥、2￥或2.2￥，其中，電源電壓為2V時，延遲和功耗 分別為52ps和0. 2 μ ff/MHz。Q為有效負(fù)載電容，包含了本征柵電容和覆蓋柵電容，在動態(tài) 模式下，由于Miller效應(yīng)而增強(qiáng)。當(dāng)電源電壓為2V時，Q為0. 051pF。綜上所述，通過本發(fā)明的上述實施例，提供的晶體管的測試方案，解決了目前晶體 管測試?yán)щy、裝置復(fù)雜、方法繁瑣等問題，利用晶體管測試裝置和相關(guān)測試方法，實現(xiàn)對晶 體管，特別是CMOS晶體管的性能測試，簡便實用，易于實現(xiàn)。顯然，本領(lǐng)域的技術(shù)人員應(yīng)該明白，上述的本發(fā)明的各模塊或各步驟可以用通用 的計算裝置來實現(xiàn)，它們可以集中在單個的計算裝置上，或者分布在多個計算裝置所組成 的網(wǎng)絡(luò)上，可選地，它們可以用計算裝置可執(zhí)行的程序代碼來實現(xiàn)，從而，可以將它們存儲 在存儲裝置中由計算裝置來執(zhí)行，或者將它們分別制作成各個集成電路模塊，或者將它們 中的多個模塊或步驟制作成單個集成電路模塊來實現(xiàn)。這樣，本發(fā)明不限制于任何特定的 硬件和軟件結(jié)合。以上所述僅為本發(fā)明的優(yōu)選實施例而已，并不用于限制本發(fā)明，對于本領(lǐng)域的技 術(shù)人員來說，本發(fā)明可以有各種更改和變化。凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修 改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
一種晶體管測試裝置，其特征在于，所述裝置包括路徑選擇電路，用于接收路徑選擇信號和輸入信號，并根據(jù)所述路徑選擇信號控制所述輸入信號的通路；邏輯門鏈電路，與所述路徑選擇電路耦接，用于使信號經(jīng)過以形成測試后信號；所述邏輯門鏈電路為級聯(lián)的偶數(shù)個門電路構(gòu)成的級聯(lián)電路，其中，所述門電路由待測試的晶體管構(gòu)成；輸出緩沖器電路，與所述邏輯門鏈電路和所述路徑選擇電路分別耦接，用于接收來自所述邏輯門鏈電路或所述路徑選擇電路的中間信號并輸出經(jīng)緩沖后的輸出結(jié)果。
2.根據(jù)權(quán)利要求1所述的晶體管測試裝置，其特征在于，所述路徑選擇電路包括 反相器，用于接收所述路徑選擇信號；第一或非門，與所述反相器耦接，用于接收經(jīng)由所述反相器的路徑選擇信號和輸入信號；第二或非門，用于接收所述路徑選擇信號和輸入信號。
3.根據(jù)權(quán)利要求1所述的晶體管測試裝置，其特征在于，所述待測試的晶體管為CMOS晶體管。
4.根據(jù)權(quán)利要求3所述的晶體管測試裝置，其特征在于，所述門電路還包括與所述 CMOS晶體管耦接的扇出負(fù)載或長金屬連線負(fù)載。
5.根據(jù)權(quán)利要求1所述的晶體管測試裝置，其特征在于，所述輸出緩沖器電路包括依 次級聯(lián)的或非門和偶數(shù)級反相器。
6.一種晶體管測試方法，其特征在于，所述方法包括向晶體管測試裝置提供路徑控制信號和輸入信號；所述路徑控制信號為高電平時，所 述輸入信號依次經(jīng)由路徑選擇電路的反相器和或非門、邏輯門鏈電路和輸出緩沖器電路， 得到第一輸出結(jié)果；所述路徑控制信號為低電平時，所述輸入信號經(jīng)由路徑選擇電路的或 非門和輸出緩沖器電路，得到第二輸出結(jié)果；根據(jù)所述第一輸出結(jié)果和/或第二輸出結(jié)果得到待測試的晶體管的待測性能。
7.根據(jù)權(quán)利要求6所述的晶體管測試方法，其特征在于，所述根據(jù)所述第一輸出結(jié)果 和/或第二輸出結(jié)果得到待測試的晶體管的待測性能的步驟具體為根據(jù)所述第一輸出結(jié) 果與第二輸出結(jié)果之差除以所述邏輯門鏈電路的級數(shù)所得結(jié)果，得到單個門電路的延遲。
8.根據(jù)權(quán)利要求6所述的晶體管測試方法，其特征在于，當(dāng)所述第一輸出結(jié)果為測試 電流，所述輸入信號的頻率為ΙΗζ-ΙΚΗζ時，根據(jù)所述測試電流除以所述邏輯門鏈電路的級 數(shù)，得到構(gòu)成晶體管的NMOS晶體管與PMOS晶體管的關(guān)態(tài)電流。
9.根據(jù)權(quán)利要求6所述的晶體管測試方法，其特征在于，當(dāng)所述第一輸出結(jié)果為測試 電流，所述輸入信號的頻率大于IOKHz時，根據(jù)所述測試電流與所述頻率的關(guān)系，確定有效 負(fù)載電容。
10.根據(jù)權(quán)利要求9所述的晶體管測試方法，其特征在于，所述有效負(fù)載電容包括本征 柵電容和柵覆蓋電容。
全文摘要
本發(fā)明提出了一種晶體管測試裝置及方法，屬于微電子技術(shù)領(lǐng)域。所述晶體管的測試裝置包括路徑選擇電路，用于接收路徑選擇信號和輸入信號，并根據(jù)路徑選擇信號控制輸入信號的通路；邏輯門鏈電路，與路徑選擇電路耦接，用于使信號經(jīng)過以形成測試后信號；邏輯門鏈電路為級聯(lián)的偶數(shù)個門電路構(gòu)成的級聯(lián)電路，其中，門電路由待測試的晶體管構(gòu)成；輸出緩沖器電路，與邏輯門鏈電路和路徑選擇電路分別耦接，用于接收來自邏輯門鏈電路或路徑選擇電路的中間信號并輸出經(jīng)緩沖后的輸出結(jié)果。通過本發(fā)明的上述技術(shù)方案，提供一種晶體管測試裝置及方法，可以解決晶體管在封裝條件下的測試問題，監(jiān)控工藝和器件的結(jié)構(gòu)，簡便實用地測試晶體管。
文檔編號G01R31/26GK101930051SQ20091030849
公開日2010年12月29日 申請日期2009年10月20日 優(yōu)先權(quán)日2009年10月20日
發(fā)明者畢津順, 海潮和, 羅家俊, 韓鄭生 申請人:中國科學(xué)院微電子研究所