專利名稱：基于現(xiàn)場可編程門陣列(fpga)的光子相關(guān)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及光子相關(guān)光譜法粒度測量技術(shù)中獲取散射光信號(hào)自相關(guān)函數(shù)的裝置， 具體是基于現(xiàn)場可編程門陣列(FPGA)的光子相關(guān)器。
背景技術(shù)：
目前，光子相關(guān)光譜法粒度測量技術(shù)中獲取散射光強(qiáng)信號(hào)自相關(guān)函數(shù)的裝置， 主要有Brookhaven Instruments Corporation的BI_9010AT、 BI-9000AT禾口最新的 TurboCorr，德國ALV公司ALV-6000、ALV-7000系列數(shù)字相關(guān)器和美國www. correlator, com 網(wǎng)站上提供的FLEX02等系列相關(guān)器。 上述相關(guān)器裝置大多是基于專門定制的芯片，或基于DSP芯片，價(jià)格昂貴。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種基于現(xiàn)場可編程門陣列(FPGA)的光子相關(guān)器，用于 光子相關(guān)光譜技術(shù)中光強(qiáng)自相關(guān)函數(shù)的硬件實(shí)現(xiàn)，達(dá)到采樣時(shí)間、相關(guān)運(yùn)算時(shí)間可調(diào)，延遲 通道數(shù)目滿足納米顆粒測量與反演的要求。 FPGA是一種可根據(jù)應(yīng)用場合靈活配置資源的一種通用芯片，且大多嵌入有數(shù)字運(yùn) 算模塊，適用于相關(guān)運(yùn)算。 如圖1、2所示，本發(fā)明的基于現(xiàn)場可編程門陣列(FPGA)的光子相關(guān)器包括
-FPGA芯片電路，實(shí)現(xiàn)多個(gè)線性獨(dú)立的數(shù)字相關(guān)器。
-時(shí)鐘、復(fù)位電路，實(shí)現(xiàn)各電路模塊的驅(qū)動(dòng)，同步復(fù)位。
-串口與USB電路，實(shí)現(xiàn)與計(jì)算機(jī)通信。-同步復(fù)位模塊，固化在FPGA內(nèi)，完成在硬件上電后各模塊及多個(gè)FPGA芯片同步 復(fù)位與默認(rèn)初始值的加載；-光子計(jì)數(shù)模塊，固化在FPGA內(nèi)，用于統(tǒng)計(jì)一定時(shí)間間隔內(nèi)光子的數(shù)目，并鎖存輸 出，送入相關(guān)運(yùn)算模塊。-相關(guān)運(yùn)算模塊，固化在FPGA內(nèi)，將光子計(jì)數(shù)模塊輸出的數(shù)據(jù)進(jìn)行相關(guān)運(yùn)算，得到
相關(guān)曲線，并鎖存輸出，通過計(jì)算機(jī)接口模塊，與計(jì)算機(jī)通信，實(shí)現(xiàn)數(shù)據(jù)的輸出。-計(jì)算機(jī)接口模塊，固化在FPGA內(nèi)，通過串口與USB電路接口與計(jì)算機(jī)通信，實(shí)現(xiàn)
相關(guān)器參數(shù)設(shè)置與相關(guān)運(yùn)算結(jié)果數(shù)據(jù)輸出。 本發(fā)明的工作原理如下 本發(fā)明的系統(tǒng)框圖如圖l，從光子探測器(例如光電倍增管、雪崩光電二極管等) 出來的脈沖信號(hào)，進(jìn)入FPGA里的光子計(jì)數(shù)模塊。光子計(jì)數(shù)模塊通過預(yù)設(shè)的采樣時(shí)間間隔， 對光子脈沖信號(hào)進(jìn)行等間隔的計(jì)數(shù)，計(jì)數(shù)結(jié)果送入相關(guān)運(yùn)算模塊。相關(guān)運(yùn)算模塊首先將數(shù) 據(jù)送入移位寄存器，并按照設(shè)定的通道分配方案，啟動(dòng)乘法累加器進(jìn)行運(yùn)算，完成指定的相 關(guān)運(yùn)算時(shí)間后，將本次結(jié)果送入計(jì)算機(jī)接口模塊，計(jì)算機(jī)接口模塊將結(jié)果送入計(jì)算機(jī)，完成 一次相關(guān)運(yùn)算過程。
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多片F(xiàn)PGA級聯(lián)可較易地?cái)U(kuò)展資源，提高光子相關(guān)器的性能。圖2是本發(fā)明以三片 FPGA級聯(lián)為例的硬件電路連接總圖，Blockl模塊產(chǎn)生50M的全局時(shí)間與復(fù)位信號(hào)，并且完 成光電倍增管與本電路的連接，硬件電路連接如圖3。 FPGA1、FPGA2、FPGA3為三片F(xiàn)PGA芯 片及其外圍電路，用于實(shí)現(xiàn)三個(gè)線性獨(dú)立的相關(guān)器，UART&USB是與計(jì)算機(jī)接口模塊，硬件電 路連接如圖4，完成計(jì)算機(jī)與相關(guān)器進(jìn)行參數(shù)設(shè)置與相關(guān)運(yùn)算曲線數(shù)據(jù)傳輸。
由于各個(gè)線性相關(guān)器原理是一致的，因此，以FPGA1為例來說明其原理。圖5 中，有6根輸入線，5根輸出線。有四個(gè)主要功能模塊ResetDelay為同步復(fù)位模塊； PhotonCounter為光子計(jì)數(shù)模塊；ProCorrelaton為相關(guān)運(yùn)算模塊；Pro0utput為計(jì)算機(jī)接 口模塊。iCLK50M為50M的全局時(shí)鐘輸入，用于驅(qū)動(dòng)各模塊電路。iRST為外部復(fù)位輸入線， 與ResetDelay模塊產(chǎn)生的復(fù)位信號(hào)進(jìn)行相與運(yùn)算后作為全局的復(fù)位信號(hào)，同時(shí)為低電平 有效。iPhotonPulse為光子脈沖信號(hào)輸入，用于與光子探測器相連。iRX與iUSBRX進(jìn)行相 與運(yùn)算后作為輸入，可與串口與USB電路轉(zhuǎn)串口芯片相連，同時(shí)通過oSRX與FPGA2相連，在 參數(shù)設(shè)置階段，可實(shí)現(xiàn)并行設(shè)置。iSTXDBIT與FPGA2的數(shù)據(jù)輸出線oTXDBIT相連，通過輸出 控制線oTXDEn控制傳輸數(shù)據(jù)的時(shí)序，將三片的結(jié)果數(shù)據(jù)通過一個(gè)接口傳輸入計(jì)算機(jī)。oTXD 與oUSBTXD為串口與USB電路轉(zhuǎn)串口芯片與計(jì)算機(jī)接口相連的輸出線。oRSTSyn為同步復(fù) 位輸出線，控制三片F(xiàn)PGA同步工作。 本發(fā)明的光子相關(guān)器的各部分更詳細(xì)的說明如下
同步復(fù)位模塊 同步復(fù)位模塊完成在硬件上電后各模塊同步復(fù)位與默認(rèn)初始值加載。具有的原理 設(shè)計(jì)如圖6。 iCLK為外部硬件輸入時(shí)鐘脈沖，oReset為輸出復(fù)位信號(hào)，低電平有效。
光子計(jì)數(shù)模塊 光子計(jì)數(shù)模塊是光子相關(guān)器進(jìn)行相關(guān)運(yùn)算的重要組成部分，它實(shí)現(xiàn)的功能除了對 光子信號(hào)進(jìn)行計(jì)數(shù)外，還包括啟動(dòng)相關(guān)運(yùn)算模塊的移位寄存器進(jìn)行移位和乘法累加器進(jìn)行 相乘累加運(yùn)算的功能，同時(shí)也控制著運(yùn)算的總次數(shù)。但本發(fā)明相關(guān)器也可屏蔽這個(gè)功能，從 外部輸入信號(hào)，也可實(shí)現(xiàn)相關(guān)運(yùn)算。具體的原理設(shè)計(jì)如圖7。該電路有4根輸入線，兩根輸 出線，一個(gè)計(jì)數(shù)數(shù)據(jù)位數(shù)控制參數(shù)。其中iRST為全局的初始復(fù)位信號(hào)輸入線，同時(shí)為低電 平有效。iPhotonPulse為光子脈沖信號(hào)輸入，用于與光子探測器相連。iCLK50M為50M的 時(shí)鐘輸入，用于控制采樣時(shí)間，當(dāng)計(jì)數(shù)時(shí)間與采樣時(shí)間相同時(shí)，輸出計(jì)數(shù)數(shù)據(jù)。iSampleWord 為光子計(jì)數(shù)模塊的參數(shù)輸入線，控制采樣時(shí)間間隔，數(shù)據(jù)由(采樣時(shí)間/輸入時(shí)鐘周期)計(jì) 算得到。iDataWidth為計(jì)數(shù)數(shù)據(jù)位數(shù)控制參數(shù)，用于控制計(jì)數(shù)結(jié)果的位數(shù)。oDataCLK為計(jì) 數(shù)結(jié)果時(shí)鐘，上升沿時(shí)將結(jié)果鎖存輸出。oData[iDataWidth-l..O]為計(jì)數(shù)結(jié)果的輸出。
相關(guān)運(yùn)算模塊 相關(guān)運(yùn)算模塊是光子相關(guān)器的核心部分，它實(shí)現(xiàn)的功能主要是對光子計(jì)數(shù)模塊的 輸出數(shù)據(jù)進(jìn)行自相關(guān)運(yùn)算。自相關(guān)運(yùn)算以移位寄存器和乘法累加器為基礎(chǔ)，以一個(gè)4通道 的自相關(guān)運(yùn)算為例來說明相關(guān)器的工作原理，如圖8所示。 移位時(shí)鐘將光子計(jì)數(shù)值存儲(chǔ)在移位寄存器的第一個(gè)單元里，下一個(gè)移位時(shí)鐘到來 時(shí)，移位寄存器的第一個(gè)單元的數(shù)值n (1)被轉(zhuǎn)移到第二個(gè)單元，啟動(dòng)乘法累加單元進(jìn)行運(yùn) 算。經(jīng)過N次采樣后，用rii表示第i個(gè)采樣時(shí)間里的光子計(jì)數(shù)，i = 1，2，3…N，圖8中的4 個(gè)累加器保存的數(shù)值分別為
第1累加器:R( A t ) = nin2+n2n3+."+nN—inN
第2累加器:R(2 A t ) = nin3+n2n4+".+nN—2nN
第3累加器:R(3 A t ) = nin4+n2n5+."+nN—3nN
第4累加器:R (4 A t ) = nin5+n2n6+". +nN—4nN 在FPGA中，自相關(guān)模塊主要依據(jù)上述原理構(gòu)建了移位寄存器模塊與乘法累加器 模塊。移位寄存器模塊完成數(shù)據(jù)的存儲(chǔ)與移位操作，具體的電路設(shè)計(jì)如圖9。該電路有3個(gè) 輸入，iCLK為移位時(shí)鐘，iEn為使能信號(hào)，高電平有效，iData[3. . 0]為第一個(gè)移位寄存器的 數(shù)據(jù)輸入端。當(dāng)iEn使能，iCLK上升沿時(shí)，數(shù)據(jù)iData[3. .0]移進(jìn)在inst單元，同時(shí)inst 單元數(shù)據(jù)移進(jìn)instl單元，以此類推。 乘法累加器模塊完成數(shù)據(jù)的相乘與累加操作。以FPGA1中的乘法累加器為例說明 其工作過程。具體的電路設(shè)計(jì)如圖IO。 iCLK50M為50M的時(shí)鐘輸入，iRST為復(fù)位輸入線， iEn為使能信號(hào)，高電平有效。iCLK為移位時(shí)鐘，iDataA[3..0]為圖9中第一個(gè)移位寄存 器的數(shù)據(jù)，iDataB[116. . 0] [3. . 0]為預(yù)先設(shè)定的需要計(jì)算的通道所對應(yīng)的移位寄存器的數(shù) 據(jù)。乘法累加器中的乘法運(yùn)算使用了 FPGA里嵌入的高速硬件乘法器采用時(shí)分復(fù)用的方法 進(jìn)行計(jì)算，節(jié)省了硬件資源。
計(jì)算機(jī)接口模塊 計(jì)算機(jī)接口模塊完成計(jì)算機(jī)與相關(guān)器的通信，由于使用多片F(xiàn)PGA級聯(lián)實(shí)現(xiàn)光子 相關(guān)器，結(jié)果分別暫存在不同的芯片上，通過控制線，實(shí)現(xiàn)多片F(xiàn)PGA數(shù)據(jù)的分時(shí)傳輸。
本發(fā)明與現(xiàn)有技術(shù)相比具有如下優(yōu)點(diǎn) 1、本發(fā)明基于FPGA芯片，采用Quartus軟件平臺(tái)設(shè)計(jì)的方式實(shí)現(xiàn)光子相關(guān)器。該 設(shè)計(jì)方法具有以下的幾個(gè)特點(diǎn)(1)、用軟件設(shè)計(jì)電路程序，利用ByteBlaster并口下載線 和JTAG接口下載到電路板上；(2)、能通過軟件的更改，從而實(shí)現(xiàn)本發(fā)明對光子相關(guān)器的改 進(jìn)；(3)、可以應(yīng)用Quartus軟件平臺(tái)中的波形仿真，對同步復(fù)位模塊，光子計(jì)數(shù)模塊進(jìn)行仿真。 2、本發(fā)明采用多片F(xiàn)PGA芯片級聯(lián)的方式，實(shí)現(xiàn)多個(gè)相互獨(dú)立的線性相關(guān)器，產(chǎn)生
一個(gè)從5us至500ms的相關(guān)函數(shù)，從而提高相關(guān)器延遲時(shí)間的動(dòng)態(tài)范圍。 3、本發(fā)明的乘法累加器，基于FPGA嵌入的高速乘法器，采用時(shí)分復(fù)用技術(shù)，從而
提高相關(guān)器的通道數(shù)，優(yōu)化硬件資源。 4、本發(fā)明采用高密度FPGA芯片，把同步復(fù)位模塊，光子計(jì)數(shù)模塊，相關(guān)運(yùn)算模塊，
計(jì)算機(jī)接口模塊，固化在FPGA中，從而提高相關(guān)器電路的穩(wěn)定性，減小電路功耗。 5、本發(fā)明基于通用型現(xiàn)場可編程芯片F(xiàn)PGA實(shí)現(xiàn)光子相關(guān)器，資源配置靈活，易于
產(chǎn)品性能升級。


圖1是本發(fā)明結(jié)構(gòu)框圖； 圖2是本發(fā)明硬件電路連接總圖； 圖3是全局時(shí)鐘、外部復(fù)位、信號(hào)輸入硬件電路連接圖。 圖4是USB和串口硬件電路連接圖。
圖5是圖1中固化在芯片內(nèi)的總的程序框 圖6是圖5中固化在芯片內(nèi)的同步復(fù)位模塊電路圖； 圖7是圖5中固化在芯片內(nèi)的光子計(jì)數(shù)模塊電路圖； 圖8是相關(guān)運(yùn)算模塊中的乘法累加示意圖； 圖9是固化在芯片內(nèi)的相關(guān)運(yùn)算模塊中的移位寄存器示意圖； 圖10是固化在芯片內(nèi)的相關(guān)運(yùn)算模塊中的乘法累加器示意圖； 圖11是同步復(fù)位模塊時(shí)序仿真波形圖； 圖12是光子計(jì)數(shù)模塊仿真波形圖； 圖13是相關(guān)運(yùn)算模塊時(shí)序圖； 圖14是固化在芯片內(nèi)的計(jì)算機(jī)接口接收模塊電路圖； 圖15是固化在芯片內(nèi)的計(jì)算機(jī)接口發(fā)送模塊電路圖； 圖16是計(jì)算機(jī)接口模塊發(fā)送數(shù)據(jù)時(shí)序仿真波形圖。
具體實(shí)施例方式
同步復(fù)位模塊 iCLK為外部硬件輸入時(shí)鐘脈沖，oReset為輸出復(fù)位信號(hào)。圖11是仿真波形，當(dāng)上 電后即對iCLK進(jìn)行計(jì)數(shù)，當(dāng)小于設(shè)定的值16 (這個(gè)值可修改)時(shí)，輸出為低電平，各模塊在 這期間處于復(fù)位階段，同時(shí)加載默認(rèn)的初始值數(shù)據(jù)。其后輸出高電平，各模塊正常工作。
光子計(jì)數(shù)模塊 光子計(jì)數(shù)模塊仿真波形如圖12。 iRST為高電平時(shí)，計(jì)數(shù)模塊正常工作，iCLK50M 為50M的時(shí)鐘輸入，iPhotonPulse為光子脈沖信號(hào)，iSampleWord為采樣時(shí)間參數(shù)設(shè)置，以 5us采樣時(shí)間，50M時(shí)鐘輸入為例，iSampleWord = (5x10—6/(1/50x106)) = 250。 oDataCLK 為數(shù)據(jù)的輸出時(shí)鐘，上升沿時(shí)將數(shù)據(jù)鎖存輸出。當(dāng)5us計(jì)時(shí)到，oDataCLK拉為高電平，從 oData[iDataWidth-l..O]輸出數(shù)據(jù)。iDataWidth為數(shù)據(jù)位數(shù)控制參數(shù)，可以根據(jù)采樣時(shí)間 的長短，來進(jìn)行選擇。以5us采樣時(shí)間，相關(guān)運(yùn)算時(shí)間1秒為例，當(dāng)iDataWidth設(shè)置為4時(shí)， 每秒最大的可容許光子數(shù)為(1/(5x10—6))x(24-l) =3M。在仿真波形中，iSampleWord設(shè)置 為250， 5us時(shí)間內(nèi)，光子脈沖數(shù)為5。
相關(guān)運(yùn)算模塊 相關(guān)運(yùn)算模塊完成相關(guān)運(yùn)算，具體的工作時(shí)序過程如圖13。 iRST為低電平時(shí)，電 路處于復(fù)位階段，當(dāng)變?yōu)楦唠娖綍r(shí)，電路正常工作。iEn為高電平時(shí)，乘法累加器使能，低電 平時(shí)，乘法累加器清零。iCLK為光子計(jì)數(shù)模塊輸出的時(shí)鐘，MacCLK為iCLK的反相時(shí)鐘，用 于控制乘法累加器的計(jì)算。高電平時(shí)，乘法累加器以50M的速率進(jìn)行相關(guān)運(yùn)算。
計(jì)算機(jī)接口模塊 計(jì)算機(jī)接口模塊完成計(jì)算機(jī)與相關(guān)器的通信，由接收單元RxdALL和發(fā)送單元 TXDALL構(gòu)成。RxdALL，如圖14所示，有3個(gè)輸入端，3個(gè)輸出端。iRX為數(shù)據(jù)的接收端， iCLK50M為50M時(shí)鐘輸入，iRST為復(fù)位信號(hào)。oEn為接收到數(shù)據(jù)有效輸出線，高電平有效。 oData[409. 0] [7. 0]為接收數(shù)據(jù)緩沖，oRxdNum[9. 0]指示收到的數(shù)據(jù)個(gè)數(shù)。TXDALL，如 圖15所示，有7個(gè)輸入端，3個(gè)輸出端。iResultStart為數(shù)據(jù)傳輸開始控制信號(hào)，高電平有 效。iStart為傳輸控制信號(hào)開始控制信號(hào)，高電平有效。iRS[l..O]用于指示此時(shí)傳輸?shù)?是控制信號(hào)還是數(shù)據(jù)信號(hào)。當(dāng)iRS[l..O]為1時(shí)，傳輸控制信號(hào)，與計(jì)算機(jī)進(jìn)行握手協(xié)議；當(dāng)iRS[l. . 0]為2時(shí)，傳輸相關(guān)曲線的結(jié)果數(shù)據(jù)；為0與3時(shí)，表示不傳輸。iTxdNum[9. . 0] 為傳輸數(shù)據(jù)個(gè)數(shù)輸入?yún)?shù)。iData[240..0][7..0]為傳輸數(shù)據(jù)緩沖。oDone為傳輸控制完 成信號(hào)，高電平有效。oTX為數(shù)據(jù)輸出線。由于使用多片F(xiàn)PGA來實(shí)現(xiàn)多個(gè)線性相關(guān)器，相關(guān) 曲線數(shù)據(jù)暫存在各FPGA芯片中。因此，當(dāng)?shù)谝粋€(gè)FPGA傳輸結(jié)束后，應(yīng)控制下一個(gè)FPGA傳 輸。oTXDEn為控制FPGA2傳輸使能信號(hào)。以圖2所示三片F(xiàn)PGA芯片為例，oTXD、 oUSBTXD 與串口與USB電路轉(zhuǎn)串口芯片相連。圖16為相關(guān)曲線數(shù)據(jù)的傳輸控制時(shí)序。oTXl為FPGAl 的發(fā)送輸出線，iTXDBITl為FPGA2的輸出線，與FPGA1相連，iTXDBIT2為FPGA3的輸出線， 與FPGA2相連。有3個(gè)控制信號(hào)，iSendResult， oTXDEnl， oTXDEn2。 iSendResult為發(fā)送 數(shù)據(jù)的控制信號(hào)，高電平有效。當(dāng)iSendResult為高電平時(shí)，使oTXDEnl與oTXDEn2為低 電平，這時(shí)只有FPGA1進(jìn)行傳輸，這里以6個(gè)脈沖示意。傳輸結(jié)束后，F(xiàn)PGA1停止傳輸，使能 oTXDEnl，這時(shí)只有FPGA2進(jìn)行傳輸，以5個(gè)脈沖進(jìn)行示意。傳輸結(jié)束后，F(xiàn)PGA2停止傳輸，使 能oTXDEn2， FPGA3進(jìn)行傳輸，以4個(gè)脈沖進(jìn)行示意，傳輸結(jié)束后停止。從而實(shí)現(xiàn)三片F(xiàn)PGA 的結(jié)果進(jìn)行分時(shí)傳輸。
權(quán)利要求
一種基于現(xiàn)場可編程門陣列(FPGA)的光子相關(guān)器，其特征在于主要包括-FPGA芯片電路，實(shí)現(xiàn)多個(gè)線性獨(dú)立的相關(guān)器；-時(shí)鐘、復(fù)位電路，實(shí)現(xiàn)各電路模塊的驅(qū)動(dòng)，同步復(fù)位；-串口與USB電路，實(shí)現(xiàn)與計(jì)算機(jī)的通信；-同步復(fù)位模塊，固化在FPGA內(nèi)，完成在硬件上電后各模塊及多個(gè)FPGA芯片同步復(fù)位與默認(rèn)初始值的加載；-光子計(jì)數(shù)模塊，固化在FPGA內(nèi)，用于統(tǒng)計(jì)一定時(shí)間間隔內(nèi)光子的數(shù)目，并鎖存輸出，送入相關(guān)運(yùn)算模塊；-相關(guān)運(yùn)算模塊，固化在FPGA內(nèi)，將光子計(jì)數(shù)模塊輸出的數(shù)據(jù)進(jìn)行相關(guān)運(yùn)算，得到相關(guān)曲線，并鎖存輸出，通過計(jì)算機(jī)接口模塊，與計(jì)算機(jī)通信，實(shí)現(xiàn)數(shù)據(jù)的輸出；-計(jì)算機(jī)接口模塊，固化在FPGA內(nèi)，通過串口與USB電路接口和計(jì)算機(jī)通信，實(shí)現(xiàn)相關(guān)器參數(shù)設(shè)置與相關(guān)運(yùn)算結(jié)果數(shù)據(jù)輸出。
2. 根據(jù)權(quán)利要求l所述的光子相關(guān)器，其特征在于所述FPGA芯片電路主要由多片 FPGA芯片電路構(gòu)成。
3. 根據(jù)權(quán)利要求1或2所述的光子相關(guān)器，其特征在于所述時(shí)鐘、復(fù)位電路主要由 Blockl電路構(gòu)成。
4. 根據(jù)權(quán)利要求3所述的光子相關(guān)器，其特征在于所述串口與USB電路主要由 UART&USB電路構(gòu)成。
5. 根據(jù)權(quán)利要求4所述的光子相關(guān)器，其特征在于所述同步復(fù)位模塊主要包括50M全 局時(shí)間的輸入與復(fù)位信號(hào)的輸出。
6. 根據(jù)權(quán)利要求5所述的光子相關(guān)器，其特征在于所述光子計(jì)數(shù)模塊主要包括 iSampleWord參數(shù)的輸入與50M全局時(shí)間的輸入。
7. 根據(jù)權(quán)利要求6所述的光子相關(guān)器，其特征在于所述相關(guān)運(yùn)算模塊主要由移位寄存 器與乘法累加器構(gòu)成。
8. 根據(jù)權(quán)利要求7所述的相關(guān)器，其特征在于所述計(jì)算機(jī)接口模塊主要由接收單元 RxdALL與發(fā)送單元TXDALL構(gòu)成。
全文摘要
本發(fā)明涉及可用于光子相關(guān)光譜法粒度測量技術(shù)中獲取散射光信號(hào)自相關(guān)函數(shù)的基于現(xiàn)場可編程門陣列(FPGA)的光子相關(guān)器，主要由同步復(fù)位模塊，光子計(jì)數(shù)模塊，相關(guān)運(yùn)算模塊，計(jì)算機(jī)接口模塊構(gòu)成。光子計(jì)數(shù)模塊實(shí)現(xiàn)對光子探測器的光子信號(hào)進(jìn)行周期的等間隔計(jì)數(shù)，將結(jié)果送入光子相關(guān)運(yùn)算模塊，得到相關(guān)函數(shù)，通過計(jì)算機(jī)接口模塊將結(jié)果送入計(jì)算機(jī)。本發(fā)明基于現(xiàn)場可編程門陣列(FPGA)，實(shí)現(xiàn)了高速光子相關(guān)器；采用多片F(xiàn)PGA級聯(lián)方式，擴(kuò)展了相關(guān)器通道數(shù)和動(dòng)態(tài)范圍時(shí)間。
文檔編號(hào)G01N15/02GK101726452SQ20091025425
公開日2010年6月9日 申請日期2009年12月8日 優(yōu)先權(quán)日2009年12月8日
發(fā)明者吳國光, 楊冠玲, 邱健, 韓鵬 申請人:華南師范大學(xué)