專利名稱：Soi－ldmos器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具有橫向漂移區(qū)和導電場板這種類型的半導體器件的領(lǐng)域，更具體地，涉及提供這樣一種半導體器件，其整體地適合于感測和分析瞬時的且隨時間可變的源到漏的輸出電壓。
所有的電器件都可以在限定的最大電壓下工作。超過該額定的最大電壓會導致電擊穿，或者可能導致該器件完全毀壞。同樣地，半導體器件也是對電壓敏感的。在半導體器件，例如晶體管，承受高電壓的已知的電路中，在電路中增加一個外部元件來感測電壓。將所述外部元件連接到控制器，則可以在晶體管被損壞之前斷開電壓。當然，增加外部元件需要更多的勞力及費用。
本發(fā)明認識到，可以將半導體器件本身構(gòu)造成包含一個單獨的場板電路來判斷過度的電壓，消除了為此目的增加外部元件的需要。這里公開的發(fā)明提供了一種改進的SOI-LDMOS半導體器件，使得能夠檢測該器件的源和漏之間的輸出電壓。該器件的場板被隔離并被分為兩個或更多個子場板，其中每個子場板具有外部接觸電極。用于檢測和測量瞬時電壓的第一附加電路可以連接到所述電極中的第一電極，用于檢測隨時間變化電壓的第二電路可以連接到所述電極中的第二電極。
因此，下面公開的發(fā)明可以提供一種包括被隔離的場板和外部分析電路的半導體器件，其中將所述被隔離的場板分為多個子場板，每個子場板具有一個端子連接區(qū)域用于從中感測和分析電壓值。
現(xiàn)在參考附圖以舉例的方式描述本發(fā)明的實施例，其中

圖1是根據(jù)本發(fā)明的具有被隔離場板的半導體器件的第一剖視圖。
圖2是垂直于第一剖視圖的第二剖視圖，示意性地示出了本發(fā)明的半導體器件，其中場板被劃分為兩個子場板，每個子場板具有用于感測電壓的接觸端。
圖3示出連接到本發(fā)明的半導體器件的一對示例性電路，其中電路(a)確定源到漏的瞬時電壓降，電路(b)確定源到漏的電壓降作為時間函數(shù)的變化。
在圖1的剖視圖中，橫向薄膜SOI MOS半導體器件10包括襯底20，隱埋絕緣層22，和在其中制造了該器件的半導體表面層26。MOS晶體管包括第一導電類型的源區(qū)24，相反的第二導電類型的體區(qū)30，第一導電類型的橫向漂移區(qū)46，和同樣為第一導電類型的漏區(qū)50。由柵電極32完成基本器件結(jié)構(gòu)，通過氧化物絕緣區(qū)56與半導體表面層26絕緣。
柵電極32優(yōu)選地由多晶硅晶體材料制成。在本發(fā)明的范圍內(nèi)，本發(fā)明采用的MOS晶體管結(jié)構(gòu)可選地具有各種性能增強特征，如場氧化物區(qū)56內(nèi)的階梯式氧化物區(qū)，形成為場部分34的延伸柵電極結(jié)構(gòu)，覆蓋柵電極32的絕緣氧化物層42，頂部場板40a，朝著器件的漏極側(cè)橫向伸出的延伸頂部場板部分40b，和薄化的橫向漂移區(qū)部分46，以及可能需要的大量其他各種性能增強特征，而不偏離本發(fā)明的精神和范圍。相對接近源極28的子場板40a優(yōu)選地由多晶硅結(jié)晶材料制成，而相對接近漏極48的子場板40b優(yōu)選地由金屬或其他高導電率材料制成。另外，MOS晶體管10還可以包括與源區(qū)24接觸的表面接觸區(qū)44，其位于體區(qū)30中并與體區(qū)具有相同的導電類型，但為更高的摻雜。應(yīng)注意，為了用于高電壓應(yīng)用中，其中漏到源的電壓為數(shù)百伏的量級，導電頂部場板是必須的，以便用可允許的最大漂移區(qū)電荷來保持電壓。
可以理解，這里示出的經(jīng)簡化的代表性器件描述了具體的器件結(jié)構(gòu)，但可以在本發(fā)明的范圍內(nèi)對器件的幾何尺寸和構(gòu)造作出各種變化。本領(lǐng)域公知的常規(guī)半導體器件具有連接回到源極的場板。在本發(fā)明中，則將場板保持為具有外部連接電極的被隔離端。
現(xiàn)在參見圖2，其中示出了本發(fā)明的SOI-LDMOS器件的剖視圖，該圖的方向與圖1的剖視圖垂直，所示SOI-LDMOS器件具有被隔離的場板F(圖1中標為部件40)。半導體器件的組成部分在圖2中用字母標出，以表明其屬性。場板F被分為大小基本相等的兩個子場板F1和F2，通過間隙G彼此分隔開。間隙G形成為等于或小于場氧化物區(qū)56的厚度t(見圖1)，以防止器件中的過度擊穿損傷。如上面提到的，無論是子場板F1還是子場板F2都沒有連接到源區(qū)28。在本發(fā)明中，子場板F1和F2是獨立的端。子場板F1連接到外部接觸電極T1，子場板F2連接到外部接觸電極T2。對外部接觸電極T1和T2中的每一個進行定位以便與外部電路相連接，例如在印刷電路板中顯現(xiàn)的，如下面將要描述的。根據(jù)這里所描述的構(gòu)造，在選中的時刻在電極T1處測量的電壓電位與相同時刻在電極T2的電壓電位基本上相同。圖2中表示為漏區(qū)D、柵區(qū)G和源區(qū)S的附加組成部分，基本上如上面結(jié)合圖1所述。將源區(qū)S和柵區(qū)G明顯劃分為子區(qū)域，僅僅是為了表明分別從子場板F1和F2向外延伸的連接端T1和T2與其隔離的。另外可以理解，將場板F劃分為兩個相等的子場板F1和F2是示例性的，劃分為其他數(shù)目，例如3、4、5個等等的子場板，也認為是在本發(fā)明的精神和范圍之內(nèi)。另外還可以認識到，多個相等子場板中的每一個將呈現(xiàn)出基本相等的外部電壓結(jié)果。
現(xiàn)在參見圖3，其中示出一對感測和分析電路(a)和(b)連接到半導體器件10。如本領(lǐng)域技術(shù)人員可以理解的，半導體器件由于本身的特性使得其不可避免地產(chǎn)生電容。圖中示出半導體器件10具有第一和第二寄生電容CP1和CP2，表示場板區(qū)F與漏區(qū)D之間的電容(見圖2)。根據(jù)圖3的電路(a)60，外部接觸電極T2圖示地連接在電容CP2與運算放大器(op-amp)62的負極端之間。op-amp 62的正極端接地。另一個電容C64與運算放大器62為并聯(lián)關(guān)系，跨接op-amp 62的負極端與輸出抽頭66。如圖中所示，輸出抽頭66處的輸出電壓可以用下面的公式表示V0＝-Vds×CP2/C可以看出，通過上面的計算可以得出源漏之間的電壓降(Vds)的讀數(shù)。該電壓通常在0-20V之間的范圍內(nèi)。
現(xiàn)在參見圖3的電路(b)70，外部接觸電極T1圖示地連接在電容CP1之間且外部連接到運算放大器(op-amp)72的負極端。op-amp 72的正極端接地。將每個op-amp 62及72的正極端接地能保證端子T1和T2接近地電位。電阻R74與op-amp 72為并聯(lián)關(guān)系，跨接op-amp72的負極端與輸出抽頭76。如圖中所示，輸出抽頭66處的輸出電壓可以用下面的公式表示V0＝-dVds/dt×R×CP1可以看出，通過該計算可以得出源漏之間的電壓讀數(shù)由于受到檢測電路的限制而隨時間變化?？梢岳斫?，這些電路和相關(guān)的公式是作為可能根據(jù)本發(fā)明的感測和分析方法的例子而提供的。本領(lǐng)域的技術(shù)人員可以采用其他的電路和公式。另外還可以理解，雖然從單位場板可以確定Vds和dVds/dt這兩者，通過對場板進行劃分，則可以通過調(diào)整所采用的電阻和電容值來優(yōu)化分析電路，例如圖3的電路(a)和(b)。
在由半導體器件10確定了瞬時電壓的幅度和電壓變化率后，上述公式通過其進行計算的控制器對所述電壓值和已設(shè)定的參數(shù)進行比較。如果判斷出絕對電壓值超過設(shè)定的最大值，或者電壓導數(shù)過大時，則斷開電源，從而防止半導體器件過載。
雖然已結(jié)合特定實施例描述了本發(fā)明，但應(yīng)該理解，在不偏離本發(fā)明的范圍和精神的情況下可以作出各種變動和修改，本發(fā)明的范圍和精神由后附的權(quán)利要求書更加清楚、準確地限定。
權(quán)利要求
1.一種半導體器件(10)，具有第一導電類型的源區(qū)(24)，漏區(qū)(50)，第二導電類型的襯底(20)，和柵極(32)，該半導體器件(10)包括與其的其他端相隔離的多個子場板(F1，F(xiàn)2)，每個子場板(F1，F(xiàn)2)具有電極(T1，T2)用于感測和從中分析電壓值。
2.如權(quán)利要求1所述的半導體器件(10)，還包括與所述多個電極中的第一電極(T2)相連接的第一分析電路(60)，和與所述多個電極中的第二電極(T1)相連接的第二分析電路(70)。
3.如權(quán)利要求2所述的半導體器件(10)，其中所述第一分析電路(60)被構(gòu)造用來感測從源到漏的電壓差。
4.如權(quán)利要求2所述的半導體器件(10)，其中所述第二分析電路(70)被構(gòu)造用來感測從源到漏的電壓差作為時間函數(shù)的變化。
5.如權(quán)利要求3所述的半導體器件(10)，其中所述第一分析電路(60)包括運算放大器(62)，該運算放大器(62)與電容(64)并聯(lián)在電極(T2)與輸出抽頭(66)之間。
6.如權(quán)利要求4所述的半導體器件(10)，其中所述第二分析電路(70)包括運算放大器(72)，該運算放大器(72)與電阻(74)并聯(lián)在電極(T1)與輸出抽頭(76)之間。
7.如前面任一項權(quán)利要求所述的半導體器件(10)，其中所述子場板(F1，F(xiàn)2)的大小基本上彼此相等。
8.一種用于確定半導體器件(10)中源(24)與漏(50)之間的電壓差的方法，包括-將半導體器件(10)的場板(40)劃分為多個子場板(F1，F(xiàn)2)；-提供連接到所述多個子場板(F1，F(xiàn)2)中的每一個子場板的外部接觸電極(T1，T2)；-將第一分析電路(60)連接到第一外部接觸抽頭(T2)；-將第二分析電路(70)連接到第二外部接觸抽頭(T1)；和-確定每個外部接觸電極(T1，T2)處的輸出電壓。
9.如權(quán)利要求8所述的方法，其中所述場板(40)與半導體器件(10)中的其他端相隔離，并且所述方法還包括將子場板(F1，F(xiàn)2)保持為相互隔離。
10.如權(quán)利要求8或9所述的方法，其中連接第一分析電路(60)的步驟包括將op-amp(62)與電容(64)并聯(lián)連接，其第一側(cè)連接到外部接觸電極(T2)，其第二側(cè)連接到輸出抽頭(66)。
11.如權(quán)利要求8至10中任一項所述的方法，其中連接第二分析電路的步驟包括將op-amp(72)與電阻(74)并聯(lián)連接，其第一側(cè)連接到外部接觸電極(T1)，其第二側(cè)連接到輸出抽頭(66)。
12.如權(quán)利要求8至11中任一項所述的方法，還包括按照下面的公式計算瞬時源到漏的電壓差的步驟V0＝-Vds×CP2/C。
13.如權(quán)利要求8至12中任一項所述的方法，還包括按照下面的公式計算隨時間變化的源到漏的電壓差的步驟V0＝-dVds/dt×R×CP1。
14.一種保護半導體器件(10)防止由于電壓過載而損壞的方法，包括步驟-在半導體器件(10)中提供多個子場板(F1，F(xiàn)2)；-提供連接到每個子場板的外部接觸電極(T1，T2)；-將第一分析電路(60)連接到外部接觸電極(T1，T2)中的第一電極；-將第二分析電路(70)連接到外部接觸電極(T1，T2)中的第二電極；-通過第一分析電路(60)確定瞬時輸出電壓差；-通過第二分析電路(70)確定輸出電壓差作為時間函數(shù)的變化；和-如果瞬時輸出電壓或者輸出電壓作為時間函數(shù)的變化超過為其設(shè)定的值，則將半導體器件與電源斷開。
15.如權(quán)利要求14所述的方法，其中子場板(F1，F(xiàn)2)彼此電隔離。
16.如權(quán)利要求14或15所述的方法，其中確定瞬時輸出電壓差的步驟包括利用公式V0＝-Vds×CP2/C
17.如權(quán)利要求14至16中任一項所述的方法，其中確定輸出電壓差變化的步驟包括利用公式V0＝-dVds/dt×R×CP1。
全文摘要
本發(fā)明提供了一種SOI－LDMOS型半導體器件，其中將場板劃分為多個電隔離的子場板。其中至少兩個劃分的子場板連接到外部電路以讀出其各自的輸出電壓。通過連接具有特定元件的第一外部電路和第二外部電路，將一個電路構(gòu)造為用來確定瞬時輸出電壓，而將另一個電路構(gòu)造為用來確定輸出電壓作為時間函數(shù)的變化。如果瞬時輸出電壓或者電壓對時間的導數(shù)超過所設(shè)定的值，則將半導體器件與電源斷開。
文檔編號G01R19/12GK1864269SQ03811571
公開日2006年11月15日 申請日期2003年5月20日 優(yōu)先權(quán)日2002年5月21日
發(fā)明者J·佩特魯澤爾洛, B·杜福特, T·J·勒塔韋 申請人:皇家飛利浦電子股份有限公司