專利名稱：超大規(guī)模集成電路測試通道壓縮方法及電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路芯片測試，特別是涉及超大規(guī)模集成電路測試通道壓縮方法。
背景技術(shù)：
隨著工藝的發(fā)展，特別伴隨著系統(tǒng)級芯片的發(fā)展，單個芯片上集成的邏輯單元(比如微處理器，存儲器，DSPs，I/O控制器)越來越多，其功能也越來復雜，導致芯片和外部交互數(shù)據(jù)需要引腳也越來越多。對這些芯片的測試，必要要求測試設備能夠提供足夠多的測試通道，然而，具有大量測試通道的測試設備成本太高，在實際應用中并不現(xiàn)實。因而，如何利用較少測試通道的測試設備對具有較多引腳的芯片進行有效的測試就成為目前復雜芯片測試的難題之一。目前解決這一問題的方法有兩種一種是采用類似于邊界掃描的方式，通過構(gòu)建片外掃描鏈，來實現(xiàn)測試通道的節(jié)省。這種方法的缺點就在于不僅大大的增加了測試時間，而且它只適合于進行結(jié)構(gòu)性測試。另一種是本發(fā)明所采用的方法，對目標芯片的輸出進行壓縮，將壓縮后特征通過很少的輸出引腳輸出到測試設備上進行觀察，達到壓縮測試通道的目的。這種方法好處就在于不僅不增加測試時間，而且也能適用于進行功能測試，缺點就是可能出現(xiàn)誤判。
適合于作通道特征壓縮的壓縮電路必須具備兩方面特征(1)和測試向量無關(guān)。這是因為在測試的時候，測試向量是要經(jīng)常調(diào)整的，如果我們的壓縮電路依賴于具體的測試向量，那么如果向量發(fā)生調(diào)整，則壓縮電路也要跟著變化，硬件電路的頻繁變化是不現(xiàn)實的。(2)必須具有很小的誤判率。特別是在功能測試環(huán)境下，往往一拍會有很多輸出引腳出錯，壓縮電路必須能夠在這種情況下保持很小的誤判概率。
應用線性反饋壓縮理論構(gòu)建的壓縮電路基本符合這兩方面的特征(多輸入特征寄存-MISR就是應用這種壓縮原理的典型電路)，這種電路被廣泛應用于芯片可測性設計之中。但它也具有兩方面的不足一是MISR中的寄存器是不可觀察的，因此容易發(fā)生故障之間的相互屏蔽，導致很大的誤判率。二是MISR反饋電路不可控，從而如果待測芯片輸出有不確定位，MISR的特征就會受到污染。在可測性設計之中，我們可以使用合理的掃描鏈設計來避免第二種情況的發(fā)生，但是在通道壓縮中，由于芯片已經(jīng)設計好，并且測試向量隨時可以改變，特別是功能測試向量，其中有很多不確定位。在這種場合下，MISR已經(jīng)不能適用了。申請人提出的發(fā)明(多輸入單輸出測試通道壓縮電路)雖然也是基于線性反饋壓縮原理的，但是已經(jīng)通過合理的分析，利用設計電路本身的一些特征，增加適當?shù)念~外電路使得其中的寄存器具備了可觀察性，減少了不同周期出現(xiàn)故障的誤判率。并且，針對不確定位污染的問題，提出一種修正技術(shù)，通過巧妙的設計，改進了反饋電路的可控制性，解決了不確定位污染的問題。
本發(fā)明首先通過構(gòu)建一個壓縮電路來對待測芯片的輸出進行壓縮，解決現(xiàn)行測試設備無法對具有大量引腳的待測芯片進行測試的問題，然后根據(jù)這種電路，提出一個向量的裁剪算法，使得整個測試流程實現(xiàn)自動化。

發(fā)明內(nèi)容
本文提出的新發(fā)明構(gòu)造了一個多輸入單輸出測試通道壓縮電路(MISOCC)，該電路融合了線性反饋壓縮特性和掃描鏈可觀察特性。同時，通過一個不確定位修正技術(shù)，解決了線性反饋壓縮中不確定位對特征值的污染問題。附圖1展示了這種壓縮電路的框架結(jié)構(gòu)?？梢钥闯鲈谶@個電路中，只有1個輸出，但輸入較多。這些輸入由兩個大部分組成其一對應于待測芯片的輸出，也就是MISOCC的數(shù)據(jù)輸入。在圖上標為I1，……，In，表示待測芯片有n個輸出需要壓縮。其二是MISOCC電路本身的三個輸入testmode，testclk，scan_in。其中testmode是用來控制MISOCC的工作模式的；testclk是用來提供MISOCC的工作時鐘，保證與待測芯片的輸出同步；scan_in是用來為壓縮提供種子和提供自檢測向量，以及提供不確定位修正電路的數(shù)據(jù)輸入。MISOCC還有1個輸出，它用來作為特征輸出，供測試設備觀察。從上述輸入輸出關(guān)系來看，使用MISOCC電路可以大大減少需要的測試通道，假設一個待測芯片有n個輸出(n＞4)，如果不使用測試通道壓縮的話，則需要n個測試通道，如果使用上述測試通道壓縮電路的話，僅需要4個測試通道，從而節(jié)約了n-4個測試通道，例如，某一芯片由32個輸出，那么使用通道壓縮電路后，可節(jié)約32-4＝28個測試通道。
再次參看附圖1，從硬件架構(gòu)上來說，多輸入單輸出測試通道壓縮電路有三個部分組成帶線性反饋的寄存器鏈，控制電路和不確定位修正電路。帶線性反饋的寄存器鏈可以完成線性反饋壓縮和掃描鏈兩大功能?？刂齐娐分饕怯梢恍┒x一，與非門，異或門和與非門構(gòu)成，它們在數(shù)量上和待壓縮的輸出都有對應關(guān)系。在設計電路的時候，還應充分考慮到增加控制電路對寄存器鏈延遲的影響。在本發(fā)明提出的電路中，因為設計時采用的非門和與非門都是延遲相對較小的門，確保了寄存器鏈的工作頻率。為了解決功能測試中的不確定位輸出，所謂不確定位是指由于某些原因，使得我們不能在某個時刻確定某個信號的值，在測試設備這些值用x來表示，因此它也被叫作x位，我們設計了一個不確定位的修正電路。不確定位的修正電路包含了兩個級聯(lián)的與門，當scan_out為不確定位時，scan_in置為0，這樣scan_out就會被屏蔽(與門是0控的)，整個修正電路的輸出就是0，從而保證反饋回寄存器鏈的值總是一個確定值，也就避免了特征被污染情況，所謂特征被污染是指特征值中有x位，使得我們不能判定特征的確切值，從而大大提高了混迭的可能性。由于scan_in是完全可控的，所以這樣設計的不確定位修正電路能夠適合于出現(xiàn)大量X位的情況。而這一情況在功能性測試通道壓縮中會經(jīng)常遇到多輸入單輸出通道壓縮電路(MISOCC)有兩種工作模式掃描模式和壓縮模式。掃描模式下是將壓縮特征從掃描鏈中移出觀察，同時給寄存器鏈置入需要的壓縮種子。壓縮模式情況下利用線性反饋原理對待測芯片逐拍輸出結(jié)果進行線性反饋壓縮。
表一MISOCC兩種工作模式及對應的控制信號

下面的描述分析了MISOCC在這兩種模式下的行為以及控制信號掃描模式參見附圖2，當testmode＝0時，MISOCC處于掃描模式。通過與非門，testmode屏蔽了待測芯片的輸出信號，所有寄存器鏈上的異或門有一個輸入為1。根據(jù)異或運算的特點A_1＝A A_0＝A所以，上一級D觸發(fā)器經(jīng)過反相與1異或后，保持原值給下一級D觸發(fā)器。同時，如果某一級有反饋電路，反饋信號經(jīng)過于testmode進行”與”運算以后，輸出為0。再加到一個反饋”異或”門上，則仍然會保持上一級觸發(fā)器的原值傳給下一級觸發(fā)器。這樣從宏觀上來看，當testmode＝0的時候，MISOCC就等效于一條掃描鏈。當我們需要觀察MISOCC中特征值的時候，只要通過簡單的移位的就可以將所有觸發(fā)器中的特征值取出來觀察。附圖2，描述了MISOCC在掃描模式下的數(shù)據(jù)通路，其中主要的數(shù)據(jù)通路，已經(jīng)在圖中用加黑的線標出。下面，以一個例子來說明這一個過程。假設有一芯片，它有6個輸出，那么對應的壓縮電路就應該有10個引腳，其中有6個數(shù)據(jù)輸入是用來連接待測芯片的6個輸出的。其具體設計參照附圖5。假設MISOCC中各寄存器的特征值如附圖5所標出。則可用下表表示出MISOCC處于掃描狀態(tài)時各寄存器及其中各信號連續(xù)工作時的值
附表2MISOCC掃描模式下工作情況示例

可以看出，經(jīng)過6拍移位以后，原寄存器中的壓縮特征值已經(jīng)都在scan_out中觀察到了。這樣，我們可以通過比較scan_out各拍出來的值，確定芯片是否發(fā)生了故障。
壓縮模式參看附圖3，當testmode＝1時，MISOCC處于壓縮模式。待測芯片的輸出信號通過與非門反相輸入到寄存器鏈串接的異或門上，根據(jù)異或運算的特性A_B＝A_B因此，當testmode＝1的時候，MISOCC整體上又相當于一個典型的線性反饋特征壓縮電路。這樣，MISOCC就能夠逐拍對待測芯片的輸出進行壓縮，并將特征存放在寄存器鏈中，等待MISOCC變?yōu)閽呙枘Ｊ降臅r候通過scan_out輸出。在實際測試流程中，為了減少誤判率的需要，可以將scan_out作為一個輸出逐拍進行觀察，這樣不僅減少了發(fā)現(xiàn)錯誤的時間，而且大大減少了多故障之間的誤判現(xiàn)象。附圖3，描述了MISOCC在壓縮模式下的數(shù)據(jù)通路，其中主要的數(shù)據(jù)通路，在圖中用加黑的線標出。還是用一個6輸出的芯片作為例子，來描述一下壓縮模式下具體的操作。假設MISOCC中寄存器的初態(tài)如附圖5所標出(可視為預先播入的種子(種子是指我們需要預置入掃描鏈的值)。下表表示MISOCC處于壓縮模式下各寄存器及各信號的值
附表3MISOCC壓縮模式下工作情況示例

由于我們采用線形反饋壓縮原理來設計壓縮電路，所以在設計電路的時候，就會有一個特征多項式選擇的問題。在上面為6輸出芯片設計的壓縮電路中，我們選用的特征多項式是f(x)＝x6+x+1。特征多項式在MISOCC中，是用來決定反饋電路應該接到那些寄存器上。特征多項式的選擇標準取決于使用那種特征多項式能夠減少MISOCC的誤判率。以前的研究已經(jīng)證明，利用本原特征多項式，能夠使得MISOCC線性壓縮帶來的誤判率最低。所以我們在實際應用中，應選用本原特征多項式來設計反饋電路。
因為多輸入單輸出通道壓縮電路(MISOCC)是設計在測試負載板上的，所以在待測芯片進行測試之前，我們必須對MISOCC本身進行測試，以確保這部分電路沒有問題。測試通道壓縮電路難點在于這部分電路有很多輸入，相對于測試設備是不可控制(連接在待測設備的輸出)。我們在設計MISOCC的時候，就已經(jīng)考慮到了這個問題，具體的解決方法就是通過將MISOCC設置成掃描鏈狀態(tài)，即testmode＝0，然后利用scan_in將00110011...。。0011這樣00，11交替的向量移進掃描鏈，移過所有寄存器后，從scan_out移出，如果該向量值沒有改變，說明MISOCC沒有發(fā)生故障。，否則說明主寄存器鏈中有寄存器發(fā)生了故障。之所以選用001100...0011這樣的串行測試數(shù)據(jù)，是因為它可以檢測出寄存器具有的stuck at 0，stuck at 1，transition 0->1，transition 1->0這四類寄存器主要可能發(fā)生的故障。而且，即使寄存器鏈中某個寄存器發(fā)生了故障，使用這樣的向量也容易進行故障定位。
當通道壓縮電路已經(jīng)在測試負載板上設計好后，對于測試設備來說，待測電路就是原芯片和壓縮電路組成的一個簡單的電路系統(tǒng)。因此，原來只對芯片測試的向量將不再適用，需要使用新的測試向量，來對新的電路系統(tǒng)進行測試。我們在下面描述中稱這個向量轉(zhuǎn)化過程為向量裁剪。設計方給出的測試向量包含了輸入，雙向引腳和純輸出，這些所有引腳的數(shù)據(jù)信息，而待測芯片輸出引腳在新的測試系統(tǒng)中已經(jīng)連到通道壓縮電路上去了，相對于測試設備來說不再可見。因此在新的向量文件中應該刪除這些引腳的向量。同時增加通道壓縮電路所包含引腳的向量數(shù)據(jù)。這部分信號包含控制信號和輸入輸出信號，時鐘信號，共4位。
向量裁剪算法(A)讀入設計方提供的原始向量oldfile。
(B)按oldfile文件格式，生成一個新的向量文件newfile。這個新的文件，文件頭參照oldfile的格式書寫。
將原oldfile中引腳信息寫入newfile，但要刪除其中所有需要壓縮的輸出引腳。同時，在newfile中另外加入新的測試通道壓縮電路引腳，共4位，3位輸，1位輸出。
(C)在newfile中開始部分加上為了檢測通道壓縮電路而特別施加的向量。這段向量的組成為，所有對應芯片輸入激勵為X，壓縮電路上的信號則按掃描模式施加，scan_in上的向量為”0011”循環(huán)串。期望scan_out輸出也應該是這樣向量。同時，在完成移入檢測向量的同時，還需寫入播種所用的向量。
(D)對于一個額定的測試壓縮深度Len(MISOCC每一次壓縮的拍數(shù)，也即一次壓縮模式維持的節(jié)拍數(shù))，保證newfile中待測芯片的輸入引腳，雙向引腳值與oldfile的值一致。同時逐拍寫入通道壓縮電路的控制信號及用MISOCC軟件模擬器模擬出的scan_out特征期望值。
(E)當完成一次額定深度的壓縮后Len，需要將MISOCC中的特征值取出來觀察。為了觀察信號，同時保證芯片工作狀態(tài)不被破壞，在新向量文件newfile中，需要將帶測芯片的所有時鐘冷凍(全部置為0)。同時必須通過向量使得MISOCC處于掃描狀態(tài)，在新向量中對應與scan_out的測試通道寫入特征值。
(F)如果整個向量還沒轉(zhuǎn)化完，重復循環(huán)(C)(D)，直到整個測試向量轉(zhuǎn)化完為止。
在說明書的正文內(nèi)容最后，有一個例子說明了整個的向量裁剪過程，可參看。
采用特征壓縮的方法必然會遇到誤判的問題。這種誤判體現(xiàn)在，當芯片發(fā)生故障，故障通過芯片的輸出表現(xiàn)出來了，但是經(jīng)過我們的壓縮電路后，其特征值和沒有故障時一樣，也就是說發(fā)生了故障片被認為好片的情況。我們稱這種情況為誤判，發(fā)生這種誤判的概率為誤判率，。MISOCC設計發(fā)生誤判來源有兩大類第一類誤判來源于線性壓縮原理本身，它也是采用線性壓縮原理必須承擔的一個代價。第二類誤判來源于發(fā)生不同拍的故障反應之間互相屏蔽。對于第一類誤判，如果假設故障的發(fā)生對于其輸出向量的反應在時間和空間上是等概率的。那么有文獻已證明，對于一個具有k個寄存器的MISOCC來說，發(fā)生第一類誤判的概率為Pal=1/2k.]]>對于一般的設計，k值都會在32以上，所以發(fā)生第一類誤判的概率很小。第二類誤判直接跟故障反應在輸出向量中的分布有關(guān)系。相對來說，發(fā)生故障多的情況下，其故障反應被屏蔽的可能性就要大一點。而上面已經(jīng)說明過，當進行功能測試中，可能出現(xiàn)的故障反應就比較多，因此發(fā)生第二類故障的可能性就比較大。對于傳統(tǒng)的MISR設計，由于沒有采取減少第二類誤判的方法，使得MISR不能適合于進行功能測試時對通道進行壓縮。而本發(fā)明提出的壓縮電路具有掃描模式，電路中各個寄存器完全可觀測，因此可以通過適當增加一些掃描模式下的操作，多取一些特征出來觀察的方法，減少發(fā)生多故障反應時的誤判率。在實際所作的試驗中，我們通過用蒙特卡若模擬的方法，得出對于具有32個觸發(fā)器的MISOCC，當測試深度為1000的時候，發(fā)生誤判的概率為十萬分之一；當測試深度為100的時候，我們模擬了10次，每次模擬1百萬個向量，結(jié)果沒有發(fā)現(xiàn)發(fā)生了誤判。對于實際測試，十萬分之一的誤判率足以滿足測試要求了。
對于設計線性反饋壓縮電路，一直存在著一個很難解決的問題如何消除測試中存在的不確定位。在本發(fā)明中，巧妙的利用testmode和scan_in這兩個引腳的解決了這一問題。因為這種污染現(xiàn)象只會發(fā)生在MISOCC處于壓縮模式下，而在這個模式下，scan_in是閑置的，因此，我們就將scan_in作為修正電路的一個輸入，當某個不確定位被從scan_out移出，將要返回反饋電路的時候，通過置scan_in為0，門控修正電路的輸出，所以這個時候反饋電路實際輸出是0，從而可以將不確定位屏蔽掉。當我們需要反饋電路的時候，就可以將scan_in置為1，這時候反饋電路正常工作。
具體實施方案


圖1是多輸入單輸出測試通道壓縮電路(MISOCC)總體圖，圖中標出了該電路的三個主要組成部分寄存器鏈，控制電路，不確定位修正電路。
圖2是多輸入單輸出測試通道壓縮電路(MISOCC)處于掃描狀態(tài)時的數(shù)據(jù)通路。其中加黑的線標明了這種狀態(tài)下的數(shù)據(jù)通路。
圖3是多輸入單輸出測試通道壓縮電路(MISOCC)處于壓縮狀態(tài)時的數(shù)據(jù)通路，其中加黑的線標明了這種狀態(tài)下的數(shù)據(jù)通路。
圖4是壓縮電路板級測試電路系統(tǒng)。
圖5是具有6個寄存器的MISOCC示意圖，寄存器內(nèi)注明了當前寄存器所處的狀態(tài)值。
采用本發(fā)明多輸入單輸出通道壓縮技術(shù)設計的電路可以選擇部件內(nèi)置到測試設備中，也可以作為外圍電路設計在測試用的負載板上。附圖4就描述了這種板級的應用環(huán)境。
實施本發(fā)明提出的方案前提是我們已經(jīng)有了實際測試的向量文件。當我們有了原始的測試向量后，就可以進行負載板，壓縮電路設計和修改測試向量兩個步驟了。當然這兩步可以并行執(zhí)行的。
這兩個步驟需要完成的工作如下描述一.整合負載板設計，設計壓縮電路。
(1)確定待測芯片的可用輸出引腳數(shù)目，確定MISOCC電路的數(shù)據(jù)輸入個數(shù)，也即確定了主寄存器鏈中寄存器的個數(shù)。
(2)根據(jù)寄存器的個數(shù)，選擇對應的本原特征多項式，組合不確定位修正電路設計反饋電路。
(3)根據(jù)(1)(2)，添加適當?shù)妮o助電路，生成MISOCC。
(4)根據(jù)待測芯片的工作頻率，選擇合適的FPGA器件(或其他的電路實現(xiàn)方式)實現(xiàn)該電路。
(5)根據(jù)通道壓縮電路芯片及其插座的引腳分布，在負載板設計的時候，將其電路的連線及位置預留下。
二.修改測試向量(1)讀入原始測試向量，識別那些是需要壓縮的輸出信號。
(2)根據(jù)前面提到的向量裁剪算法，對原始測試向量進行裁剪，加入MISOCC電路所包含引腳的測試向量。
(3)根據(jù)測試設備需要的格式，對新向量進行格式轉(zhuǎn)化，使新向量能夠完全符合測試設備的格式需要。
下面我們用一個例子，來詳細說明本發(fā)明提出的通道壓縮方法。
假設有一個待測芯片Chip1，該芯片有3個輸入(in1…in3)，6個輸出(out1...out6)，2個雙向引腳(bus1，bus2)。那么對應的MISOCC包含了6個觸發(fā)器，6個對應的數(shù)據(jù)輸入(I1...，I6)，testmode，testclk，scan_in，scan_out，這10個引腳。MISOCC選用的特征多項式為f(x)＝x6+x+1，也就是第2個寄存器的輸入需連接到反饋電路上。首先列出的，是原始測試數(shù)據(jù)，然后是通過我們向量裁剪算法調(diào)整后的新測試向量。假設我們初始狀態(tài)下需播入的種子為101101。
$Q； iiibb o o o o o o； nnnuu u u u u u u； 123ss t t t t t t； 12 1 2 3 4 5 6$C X＝Z$B
BBBBBBBBBBB$FIIIBB000000$D10100HHLHHL10000HHHXLL101LHLLLHHH000LLHLLLLL00100LHHLLL01000HLHLHL使用本發(fā)明中提到的向量裁剪算法，得到轉(zhuǎn)化后的向量$Q；i i i b b t t s s；n n n u u e e c c；1 2 3 s s s s a a； 1 2 t t n n； m c | |； o l i o； d k n u； et$CX＝Z$BBBBBBBBBB$FIIIBBIIIO$DXXXXX010XXXXXX010XXXXXX011XXXXXX011XXXXXX010XXXXXX010LXXXXX011LXXXXX010HXXXXX011HXXXXX011LXXXXX010LXXXXX011H10100110H10000110L101LH110H
000LL110L00100110L01000110HXXXXX010LXXXXX011LXXXXX011LXXXXX010LXXXXX010H

圖1是多輸入單輸出測試通道壓縮電路(MISOCC)總體圖，圖中標出了該電路的三個主要組成部分寄存器鏈，控制電路，不確定位修正電路。
圖2是多輸入單輸出測試通道壓縮電路(MISOCC)處于掃描狀態(tài)時的數(shù)據(jù)通路。其中加黑的線標明了這種狀態(tài)下的數(shù)據(jù)通路。
圖3是多輸入單輸出測試通道壓縮電路(MISOCC)處于壓縮狀態(tài)時的數(shù)據(jù)通路，其中加黑的線標明了這種狀態(tài)下的數(shù)據(jù)通路。
圖4是壓縮電路板級測試電路系統(tǒng)。
圖5是具有6個寄存器的MISOCC示意圖，寄存器內(nèi)注明了當前寄存器所處的狀態(tài)值。
權(quán)利要求
1.多輸入單輸出測試通道壓縮電路，包括n個需壓縮的電路輸出；輸入端testmode，用于控制壓縮電路的工作模式；輸入端testclk，用于給壓縮電路提供時鐘保證待測芯片同步；輸入端scan_in，用于為壓縮提供種子和提供自檢測向量以及提供不確定位修正電路的數(shù)據(jù)輸入；帶線性反饋的寄存器鏈，用于完成線性反饋壓縮和掃描鏈；控制電路，用于控制壓縮電路；不確定位修正電路，用于保證反饋寄存器鏈的值總是一個確定值。
2.根據(jù)權(quán)利要求1的壓縮電路，其特征在于，電路只有一個輸出，多個輸入。
3.根據(jù)權(quán)利要求1的壓縮電路，其特征在于，控制電路由二選一，與非門、異或門構(gòu)成，在數(shù)量上和待壓縮的輸出相對應。
4.根據(jù)權(quán)利要求1的壓縮電路，其特征在于，不確定位修正電路包含兩個級聯(lián)的與門，當scan_out為不確定位時，scan_in置為0，此時scan_out就會被屏蔽(與門是0控的)，整個修正電路的輸出為0，從而保證反饋回寄存器鏈的值總是一個確定值。
5.根據(jù)權(quán)利要求1的壓縮電路，其特征在于，多輸入單輸出通道壓縮電路有兩種工作模式掃描模式和壓縮模式。
6.大規(guī)模集成電路壓縮及測試方法，其步驟如下一、整合負載板的壓縮電路(1)確定待測芯片的可用輸出引角數(shù)目，確定壓縮電路的數(shù)據(jù)輸入個數(shù)，也即確定了主寄存器鏈中寄存器的個數(shù)；(2)根據(jù)寄存器的個數(shù)選擇對應的本原特征多項式，組合不確定位修正電路設計反饋電路；(3)根據(jù)(1)(2)，添加適當?shù)妮o助電路，生成壓縮電路；(4)根據(jù)待測芯片的工作頻率，選擇合適的FPGA器件實現(xiàn)該電路；(5)根據(jù)通道壓縮電路芯片及其插座的引腳分布，在負載板設計的時候，將其電路的連線及位置預留下；二.修改測試向量(1)讀入原始測試向量，識別哪些是需要壓縮的輸出信號；(2)根據(jù)前面提到的向量裁剪算法，對原始測試向量進行裁剪，加入壓縮電路所包含引角的測試向量；(3)根據(jù)測試設備需要的格式，對新向量進行格式轉(zhuǎn)化，使新向量能夠完全符合測試設備的格式需要。
7.根據(jù)權(quán)利要求5的壓縮電路，其特征在于，當testmode＝0時，壓縮電路處于掃描模式，通過與非門，testmode屏蔽待測芯片的輸出，所有寄存器鏈上的異或門有一個輸入為1。
8.根據(jù)權(quán)利要求5的壓縮電路，其特征在于，當testmode＝1時壓縮電路處于壓縮模式，待測芯片的輸出通過與非門反向輸入到寄存器鏈串接的異或門上，為典型的線性反饋特征的壓縮電路。
全文摘要
本發(fā)明涉及超大規(guī)模集成電路測試通道壓縮方法。包括步驟(1)確定待測芯片可用輸出引腳的數(shù)目。(2)根據(jù)寄存器的個數(shù)，組合不確定位修正電路的反饋電路。(3)根據(jù)(1)(2)生成壓縮電路。(4)根據(jù)待測芯片的工作頻率，選擇合適的器件。(5)預留電路的連線及位置。其電路，由N個需壓縮電路及帶線性反饋的寄存器鏈控制電路和不確定位修正電路組成。應用基于線性反饋壓縮原理對芯片的輸出進行壓縮，使得能夠使用具有較少測試通道的測試設備對具有大量引腳得芯片進行測試，而且不僅實現(xiàn)了通道上的壓縮，同時也能實現(xiàn)時間上的壓縮，綜合減少了對測試設備的要求。
文檔編號G01R31/28GK1548974SQ03136219
公開日2004年11月24日 申請日期2003年5月16日 優(yōu)先權(quán)日2003年5月16日
發(fā)明者韓銀和, 徐勇軍, 李曉維 申請人:中國科學院計算技術(shù)研究所