專利名稱：縮短測(cè)試所需時(shí)間的半導(dǎo)體存儲(chǔ)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲(chǔ)器，特別是涉及具有測(cè)試功能的半導(dǎo)體存儲(chǔ)器。
背景技術(shù)：
伴隨半導(dǎo)體存儲(chǔ)器的高集成化，增加了工作確認(rèn)用的測(cè)試時(shí)間。如果用1比特單位進(jìn)行存儲(chǔ)單元的合格/不合格的判定，則測(cè)試時(shí)間將變得極長(zhǎng)。因此，借助于對(duì)多個(gè)存儲(chǔ)單元同時(shí)進(jìn)行合格/不合格的判定，可以謀求測(cè)試時(shí)間的縮短。將用這樣的多個(gè)存儲(chǔ)單元為單位進(jìn)行測(cè)試的方法稱為多比特測(cè)試。
關(guān)于多比特測(cè)試，例如在“超大規(guī)模存儲(chǔ)器，p.183～185(伊藤清男著，1994年，培風(fēng)館)”中詳細(xì)地進(jìn)行了說明?，F(xiàn)基于該文獻(xiàn)的記載，說明多比特測(cè)試方法。
參照示出了在圖23所示的多比特測(cè)試的概念的圖，存儲(chǔ)器陣列500具有X×Y的存儲(chǔ)單元。存儲(chǔ)器陣列500被分割為子陣列#1～#q。每個(gè)子陣列包括數(shù)據(jù)輸入輸出線對(duì)GPIO504、寫驅(qū)動(dòng)器503和前置放大器501。對(duì)于每個(gè)子陣列，1個(gè)位線對(duì)被連接到GPIO上。
首先，在寫入時(shí)，所有的寫驅(qū)動(dòng)器503激活，將從端子DQ0送來的測(cè)試數(shù)據(jù)傳送給與GPIO連接的位線對(duì)。由此，可對(duì)位于該位線對(duì)與激活的字線的交點(diǎn)處的q個(gè)存儲(chǔ)單元同時(shí)寫入測(cè)試數(shù)據(jù)。這是對(duì)所有的字線和所有的位線對(duì)進(jìn)行的。
因此，在對(duì)每個(gè)存儲(chǔ)單元(每1比特)寫入測(cè)試數(shù)據(jù)的通常的方法中，必須進(jìn)行X×Y次的寫入處理，而在多比特測(cè)試中，則變?yōu)閄×Y/q次的寫入處理，可將測(cè)試數(shù)據(jù)的寫入時(shí)間縮短為1/q。
在讀出時(shí)，所有的前置放大器501同時(shí)激活，位于連接在GPIO上的位線對(duì)與激活的字線的交點(diǎn)的q個(gè)存儲(chǔ)單元的同一值的測(cè)試數(shù)據(jù)同時(shí)被讀出，并被傳送給NOR電路502。在NOR電路502中，如果被傳送的數(shù)據(jù)全部一致，則將“H”電平輸出給端子DQ1，如果即使有1個(gè)數(shù)據(jù)不一致，則將“L”電平輸出給端子DQ1。
因此，在對(duì)每個(gè)存儲(chǔ)單元(每1比特)讀出測(cè)試數(shù)據(jù)的通常的方法中，必須進(jìn)行X×Y次的讀出處理，而在多比特測(cè)試中，則變?yōu)閄×Y/q次的讀出處理，可將測(cè)試數(shù)據(jù)的讀出時(shí)間縮短為1/q。
在以上的多比特測(cè)試中，如果增加被分割的子陣列數(shù)目q，則可更加縮短測(cè)試時(shí)間。
因此，為增加子陣列的數(shù)目q，必須有相應(yīng)數(shù)目的前置放大器、寫驅(qū)動(dòng)器和GPIO，半導(dǎo)體存儲(chǔ)器的規(guī)模增大。因此，依據(jù)上述文獻(xiàn)，在X×Y＝256M比特的存儲(chǔ)器陣列中，q充其量不過128。隨著半導(dǎo)體存儲(chǔ)器的更加高集成化取得進(jìn)展，測(cè)試時(shí)間可望大幅度縮短。
另外，在存儲(chǔ)單元內(nèi)的數(shù)據(jù)讀出時(shí)，用讀出放大器對(duì)位線對(duì)的電位差進(jìn)行放大，但輸入給讀出放大器的位線對(duì)的電位差有時(shí)卻因噪聲等造成的變動(dòng)而變得很微小。希望讀出放大器也能將這樣的變動(dòng)造成的微小的電位差正確地進(jìn)行放大。因此，希望用簡(jiǎn)單的結(jié)構(gòu)進(jìn)行讀出放大器是否能放大微小的電位差的性能評(píng)價(jià)。
發(fā)明內(nèi)容
本發(fā)明的目的在于，提供用簡(jiǎn)易的結(jié)構(gòu)并且以短的處理時(shí)間能將測(cè)試數(shù)據(jù)寫入存儲(chǔ)器陣列的半導(dǎo)體存儲(chǔ)器，以及能檢驗(yàn)存儲(chǔ)器陣列內(nèi)的測(cè)試數(shù)據(jù)是否被正確地讀出的半導(dǎo)體存儲(chǔ)器。
另外，本發(fā)明的另一目的在于提供能用簡(jiǎn)易的結(jié)構(gòu)進(jìn)行讀出放大器的性能評(píng)價(jià)的半導(dǎo)體存儲(chǔ)器。
本發(fā)明的某一方面的半導(dǎo)體存儲(chǔ)器是具有進(jìn)行讀出存儲(chǔ)單元的數(shù)據(jù)的測(cè)試的測(cè)試模式的半導(dǎo)體存儲(chǔ)器，包括第1電路，與位線對(duì)對(duì)應(yīng)地設(shè)置，該位線對(duì)的兩位線的數(shù)據(jù)被分別多次輸入，當(dāng)被多次輸入的各位線的數(shù)據(jù)為相同的數(shù)據(jù)時(shí)，輸出第1邏輯值，為不同的數(shù)據(jù)時(shí)，輸出第2邏輯值；第1控制電路，依次激活與多個(gè)存儲(chǔ)單元連接的多條字線，由此將與存儲(chǔ)單元對(duì)應(yīng)的位線對(duì)的數(shù)據(jù)依次輸入給第1電路；以及第2控制電路，在被第1控制電路控制的處理結(jié)束后，將第1電路的輸出傳送給位線對(duì)的某1條位線，將與該位線對(duì)的電位對(duì)應(yīng)的數(shù)據(jù)輸出到外部。由此，由輸出到外部的數(shù)據(jù)可知，第1電路的輸出值是表示第1邏輯值，還是表示第2邏輯值，存儲(chǔ)的測(cè)試數(shù)據(jù)是否被正確地讀出，同時(shí)用簡(jiǎn)易的結(jié)構(gòu)并且以短的處理時(shí)間能檢驗(yàn)存儲(chǔ)器陣列內(nèi)的測(cè)試數(shù)據(jù)是否被正確地讀出。
本發(fā)明的另一方面的半導(dǎo)體存儲(chǔ)器包括對(duì)每個(gè)位線對(duì)設(shè)置的第1電路；以及控制電路，依次激活多條字線，將第1電路的輸出根據(jù)被激活了的字線的配置供給位線對(duì)的某1條位線，使位線對(duì)的電位從預(yù)充電電壓變化，根據(jù)變化了的位線對(duì)的電位使測(cè)試數(shù)據(jù)寫入到與該激活的字線連接的存儲(chǔ)單元。據(jù)此，可用簡(jiǎn)易的結(jié)構(gòu)并且以短的處理時(shí)間將測(cè)試數(shù)據(jù)寫入存儲(chǔ)器陣列。
本發(fā)明的又一方面的半導(dǎo)體存儲(chǔ)器包括第1電路，與位線對(duì)對(duì)應(yīng)地設(shè)置，輸出恒定的邏輯狀態(tài)；第2電路，被設(shè)置在第1電路與位線對(duì)的某1條位線之間，由借助于控制信號(hào)的激活而導(dǎo)通的開關(guān)構(gòu)成；第1控制電路，根據(jù)行激活指示，在讀出放大器激活后，激活控制信號(hào)，當(dāng)規(guī)定的外部信號(hào)為恒定的邏輯值時(shí)，將控制信號(hào)非激活；以及第2控制電路，根據(jù)位線對(duì)的讀出指示，將與被讀出放大器放大的該位線對(duì)的電位對(duì)應(yīng)的數(shù)據(jù)輸出到外部。據(jù)此，有意地建立使位線對(duì)的電位差成為微小值的狀態(tài)，即可用簡(jiǎn)單的結(jié)構(gòu)評(píng)價(jià)讀出放大器的性能。
圖1是示出本發(fā)明實(shí)施例的DRAM的整體結(jié)構(gòu)的圖。
圖2是示出存儲(chǔ)器陣列的半間距單元配置結(jié)構(gòu)的圖。
圖3是示出存儲(chǔ)單元對(duì)MCP的結(jié)構(gòu)的圖。
圖4是示出圖1所示的存儲(chǔ)器陣列外圍電路組的結(jié)構(gòu)的框圖。
圖5是詳細(xì)地示出1個(gè)列的結(jié)構(gòu)的電路圖。
圖6是示出控制電路100的結(jié)構(gòu)的圖。
圖7是示出內(nèi)部信號(hào)發(fā)生電路120的詳細(xì)結(jié)構(gòu)的圖。
圖8是示出測(cè)試模式進(jìn)入/復(fù)位電路150的詳細(xì)結(jié)構(gòu)的圖。
圖9是示出指令譯碼電路130的詳細(xì)結(jié)構(gòu)的圖。
圖10是示出測(cè)試模式類別信號(hào)發(fā)生電路160的詳細(xì)結(jié)構(gòu)的圖。
圖11是示出WL激活電路140的結(jié)構(gòu)的圖。
圖12是示出測(cè)試執(zhí)行控制信號(hào)發(fā)生電路170的詳細(xì)結(jié)構(gòu)的圖。
圖13和圖14是測(cè)試圖形讀出工作的時(shí)序圖。
圖15和圖16是測(cè)試圖形寫入工作的時(shí)序圖。
圖17是示出測(cè)試數(shù)據(jù)閂鎖電路的另一的結(jié)構(gòu)的圖。
圖18是示出測(cè)試模式類別信號(hào)發(fā)生電路400的結(jié)構(gòu)的圖。
圖19是示出WL激活電路640的結(jié)構(gòu)的圖。
圖20是示出測(cè)試執(zhí)行控制信號(hào)發(fā)生電路410的結(jié)構(gòu)的圖。
圖21是讀出放大器12的性能測(cè)試工作的時(shí)序圖。
圖22A、圖22B、圖22C分別是示出讀出放大器A、讀出放大器B、讀出放大器C的結(jié)果的圖。
圖23是示出多比特測(cè)試的概念的圖。
具體實(shí)施例方式
<第1實(shí)施例>
本實(shí)施例涉及用簡(jiǎn)易的結(jié)構(gòu)并且以短的處理時(shí)間能將測(cè)試數(shù)據(jù)寫入存儲(chǔ)器陣列的半導(dǎo)體存儲(chǔ)器，以及能檢驗(yàn)存儲(chǔ)器陣列內(nèi)的測(cè)試數(shù)據(jù)是否被正確地讀出的半導(dǎo)體存儲(chǔ)器。
(結(jié)構(gòu))圖1所示的本實(shí)施例的DRAM10由內(nèi)部電源電位發(fā)生電路1、行地址緩沖器2、列地址緩沖器3、行譯碼器4、列譯碼器5、存儲(chǔ)器陣列6、存儲(chǔ)器陣列外圍電路組8、輸入輸出電路9和控制電路100構(gòu)成。
內(nèi)部電源電位發(fā)生電路1根據(jù)從外部供給的電源電位VCC、接地電位VSS，生成內(nèi)部電源電位VDDS、VBL、VPP、VCP、VBB等，供給DRAM10的另一構(gòu)成電路。
VDDS被供給到控制電路及讀出放大器等，成為其工作電源電壓，VDDS是使外部電源電壓VCC降低而生成的。VBL是被供給到均衡器的位線預(yù)充電電壓，其值為VDDS的1/2。VPP是由充電泵工作生成的電壓，被使用于字線WL的升壓及后述的控制信號(hào)(SAMBTOUT)的升壓。其值也比工作電源電壓VDDS高。VCP是被供給到存儲(chǔ)單元所包含的電容器的單元板的單元板電壓，其值為VSS(接地電壓)。VBB是由充電泵工作生成的負(fù)電壓，被施加于存儲(chǔ)單元陣列的基板區(qū)等。
存儲(chǔ)器陣列6由各自存儲(chǔ)1比特的數(shù)據(jù)的多個(gè)存儲(chǔ)單元MC構(gòu)成。各存儲(chǔ)單元由行地址和列地址指定。假定本實(shí)施例的存儲(chǔ)器陣列6具有所謂的半間距單元配置結(jié)構(gòu)。
在圖2所示的存儲(chǔ)器陣列的半間距單元配置結(jié)構(gòu)中，存儲(chǔ)單元對(duì)MCP被周期性地配置在2條字線WL與1條位線BL或/BL的交叉部。如更詳細(xì)地進(jìn)行說明，則相鄰的第奇數(shù)條的位線BL和第偶數(shù)條的位線/BL構(gòu)成位線對(duì)BL、/BL。存儲(chǔ)單元對(duì)MCP被配置在第奇數(shù)條的位線BL與第4m和第4m+1條字線WL的交叉部。存儲(chǔ)單元對(duì)MCP被配置在第偶數(shù)條的位線/BL與第4m+2和第4m+3條字線WL的交叉部。
在測(cè)試時(shí)，根據(jù)存儲(chǔ)器陣列的數(shù)據(jù)的存儲(chǔ)圖形進(jìn)行寫入、讀出，如圖2所示，存儲(chǔ)圖形中相鄰的存儲(chǔ)單元的存儲(chǔ)值互不相同。將這樣的存儲(chǔ)器陣列的數(shù)據(jù)的存儲(chǔ)圖形稱為“單元檢驗(yàn)器”。
圖3所示的存儲(chǔ)單元對(duì)MCP包含信息存儲(chǔ)用的電容器MQ和存取用的N溝道MOS晶體管MT。在讀出時(shí)，字線WL為選擇電平的“H”電平，存取晶體管MT導(dǎo)通。由此，根據(jù)存儲(chǔ)在信息存儲(chǔ)用的電容器MQ上的電荷，位線BL的電位增減一個(gè)微小量ΔVs。在相當(dāng)于“L”電平的電荷被存儲(chǔ)(電荷量＝0)時(shí)，位線BL的電位為VBL-ΔVs。在相當(dāng)于“H”電平的電荷被存儲(chǔ)(電荷量Q＝Cs×VDDS)時(shí)，位線BL的電位為VBL+ΔVs。這里，Cs為電容器MQ的靜電電容，Cb為位線的靜電電容。ΔVs＝VBL/(1+Cb/Cs)。例如在VBL＝2.5V時(shí)，ΔVs的值約為0.2V。
在寫入時(shí)，字線WL為選擇電平的“H”電平，存取晶體管MT導(dǎo)通。由此，與位線BL的電位對(duì)應(yīng)的電荷被存儲(chǔ)在信息存儲(chǔ)用的電容器MQ中。如位線BL的電位為“H”電平，則相當(dāng)于“H”電平的電荷被存儲(chǔ)(電荷量Q＝Cs×VDDS)，如位線的電位為“L”電平，則相當(dāng)于“L”電平的電荷被存儲(chǔ)(電荷量Q＝0)。
如為內(nèi)部信號(hào)INTRAS＝“L”電平，則行地址緩沖器2取入內(nèi)部地址信號(hào)INTA0～14。如為內(nèi)部信號(hào)INTZCAS＝“L”電平，則列地址緩沖器3取入內(nèi)部地址信號(hào)INTA0～14。
行譯碼器4接受行激活信號(hào)RXT的激活，從行地址緩沖器2取入內(nèi)部地址信號(hào)INTA0～12，按照13比特的邏輯狀態(tài)，使行地址信號(hào)線WLAi(i＝0～8191的某1個(gè))的電位上升到“H”電平。行地址信號(hào)線WLAi(i＝0～8191)被連接到控制電路100。
列譯碼器5接受讀工作指示信號(hào)/RE或?qū)懝ぷ髦甘拘盘?hào)/WR的激活，從列地址緩沖器3取入內(nèi)部地址信號(hào)INTA0～14。列譯碼器5按照內(nèi)部地址信號(hào)INTA0～14的15比特的邏輯狀態(tài)，使列選擇線CSLj(j＝0～32767的某1個(gè))的電位上升到選擇電平的“H”電平。
圖4和圖5所示的存儲(chǔ)器陣列外圍電路組8包含驅(qū)動(dòng)器14、數(shù)據(jù)輸入輸出線對(duì)GIOP(GIO和/GIO)、與各列對(duì)應(yīng)地設(shè)置的列選擇線CSL、列選擇門11、讀出放大器12和均衡器13。
讀出放大器12包含被連接在位線BL與節(jié)點(diǎn)N12之間的N溝道MOS晶體管23、被連接在位線/BL與節(jié)點(diǎn)N12之間的N溝道MOS晶體管24、被連接在位線BL與節(jié)點(diǎn)N12’之間的N溝道MOS晶體管25、被連接在位線/BL與節(jié)點(diǎn)N12’之間的N溝道MOS晶體管26。驅(qū)動(dòng)器14包含被連接在節(jié)點(diǎn)N12與接地電位VSS線之間的P溝道MOS晶體管27和被連接在節(jié)點(diǎn)N12’與內(nèi)部電源電位VDDS線之間的P溝道MOS晶體管28。N溝道MOS晶體管23和25的柵均被連接到位線/BL上，N溝道MOS晶體管24和26的柵均被連接到位線BL上。N溝道MOS晶體管27和28的柵分別接受讀出放大器激活信號(hào)SON、/SON。
如果讀出放大器激活信號(hào)SON為“H”電平，/SON為“L”電平，則N溝道MOS晶體管27和28導(dǎo)通，節(jié)點(diǎn)N12成為接地電位VSS，節(jié)點(diǎn)N12’成為內(nèi)部電源電位VDDS。而且，當(dāng)位線BL的電位比位線/BL的電位大一個(gè)微小量ΔV時(shí)，讀出放大器12將位線BL的電位上拉至VDDS(“H”電平)，將位線/BL的電位下拉至VSS(“L”電平)。反之，當(dāng)位線/BL的電位比位線BL的電位大一個(gè)微小量ΔV時(shí)，將位線BL的電位下拉至VSS(“L”電平)，將位線/BL的電位上拉至VIDDS(“H”電平)。
均衡器13包含被連接在位線BL與/BL之間的N溝道MOS晶體管29、被連接在位線BL與節(jié)點(diǎn)N13’之間的N溝道MOS晶體管30和被連接在位線/BL與節(jié)點(diǎn)N13’之間的N溝道MOS晶體管31。N溝道MOS晶體管29～31的柵全部被連接到節(jié)點(diǎn)N13上。
節(jié)點(diǎn)N13接受位線均衡信號(hào)BLEQ，節(jié)點(diǎn)N13’接受預(yù)充電電位VBL(＝VDDS/2)。根據(jù)位線均衡信號(hào)BLEQ成為激活電平的“H”電平的情況，均衡器13將位線BL和/BL的電位均衡至預(yù)充電電位VBL。位線均衡信號(hào)BLEQ在PRE模式時(shí)成為“H”電平，在ACT模式時(shí)成為“L”電平。
列選擇門11被設(shè)置在位線對(duì)BL、/BL與數(shù)據(jù)輸入輸出線對(duì)GIO、/GIO之間，包含N溝道MOS晶體管21和22。N溝道MOS晶體管21和22的柵經(jīng)列選擇線CSL被連接到列譯碼器5上。與被列譯碼器5選擇的列選擇線連接的列選擇門11的N溝道MOS晶體管21和22導(dǎo)通，由此，被連接到該列選擇門的位線對(duì)BL、/BL與數(shù)據(jù)輸入輸出線對(duì)GPIO(GIO和/GIO)連接起來。
測(cè)試數(shù)據(jù)閂鎖電路200與位線BL對(duì)應(yīng)地包含NAND電路201和RS觸發(fā)器RS。NAND電路201的一個(gè)輸入端子被連接到位線BL上，控制信號(hào)SALAT被輸入到另一輸入端子上。RS觸發(fā)器RS由NAND電路202和NAND電路203構(gòu)成。RS觸發(fā)器RS的置位輸入端子被連接到NAND電路201的輸出端子上，控制信號(hào)ZRESET被輸入到復(fù)位輸入端子上。
另外，測(cè)試數(shù)據(jù)閂鎖電路200與位線/BL對(duì)應(yīng)地包含NAND電路204和RS觸發(fā)器RSZ。NAND電路204的一個(gè)輸入端子被連接到位線/BL上，控制信號(hào)SALAT被輸入到另一輸入端子上。RS觸發(fā)器RSZ由NAND電路205和NAND電路206構(gòu)成。RS觸發(fā)器RS的置位輸入端子被連接到NAND電路204的輸出端子上，控制信號(hào)ZRESET被輸入到復(fù)位輸入端子上。
現(xiàn)說明測(cè)試數(shù)據(jù)讀出時(shí)的RS觸發(fā)器RS和RSZ的輸出值SABLO、SAZBLO的邏輯值。
首先，RS觸發(fā)器RS和RSZ被復(fù)位。即，控制信號(hào)ZRESET＝“L”電平(單拍脈沖)被輸入，RS觸發(fā)器RS和RSZ輸出SABLO＝“L”電平、SAZBLO＝“H”電平。
其次，每當(dāng)字線被激活時(shí)，與位線BL、/BL的電位對(duì)應(yīng)的邏輯值被輸入到RS觸發(fā)器RS和RSZ中。
即，當(dāng)BL＝“H”電平、/BL＝“L”電平時(shí)，如果輸入控制信號(hào)SALAT＝“H”電平(單拍脈沖)，則NAND電路201輸出“L”電平，NAND電路204輸出“H”電平。RS觸發(fā)器RS接受該輸出信號(hào)，輸出SABLO＝“H”電平，RS觸發(fā)器RSZ輸出SAZBLO＝“L”電平。而且，即使被激活的字線改變，只要位線BL總是＝“H”電平、/BL總是＝“L”電平，則可維持SABLO＝“H”電平、SAZBLO＝“L”電平，而如果一旦BL＝“L”電平、/BL＝“H”電平，則SABLO＝“H”電平、SAZBLO＝“H”電平。
另一方面，當(dāng)BL＝“L”電平、/BL＝“H”電平時(shí)，如果輸入控制信號(hào)SALAT＝“H”電平(單拍脈沖)，則NAND電路201輸出“H”電平，NAND電路204輸出“L”電平。RS觸發(fā)器RS接受該輸出信號(hào)，輸出SABLO＝“L”電平，RS觸發(fā)器RSZ輸出SAZBLO＝“H”電平。而且，即使被激活的字線改變，只要位線BL總是＝“L”電平、/BL總是＝“H”電平，則可維持SABLO＝“L”電平、SAZBLO＝“H”電平，而如果一旦BL＝“H”電平、/BL＝“L”電平，則SABLO＝“H”電平、SAZBLO＝“H”電平。
因此，在測(cè)試數(shù)據(jù)讀出時(shí)，即使切換被激活的字線，而在位線對(duì)BL和/BL的電位總是相同的情況下，SABLO＝“L”電平和SAZBLO＝“H”電平，或者SABLO＝“H”電平和SAZBLO＝“L”電平。另一方面，通過切換被激活的字線，在位線對(duì)BL和/BL的電位一旦改變時(shí)，SABLO＝“H”電平、SAZBLO＝“H”電平。
接著，說明測(cè)試數(shù)據(jù)寫入時(shí)的RS觸發(fā)器RS和RSZ的輸出值SABLO、SAZBLO的邏輯值。
在寫入時(shí)，RS觸發(fā)器RS和RSZ被復(fù)位。即，控制信號(hào)ZRESET＝“L”電平(單拍脈沖)被輸入，RS觸發(fā)器RS和RSZ輸出SABLO＝“L”電平、SAZBLO＝“H”電平。
另外，測(cè)試數(shù)據(jù)閂鎖電路200包含NAND電路207。SABLO被輸入到NAND電路207的一個(gè)輸入端子上，SAZBLO被輸入到另一輸入端子上。只在SABLO＝“H”電平和SAZBLO＝“H”電平時(shí)(即，在測(cè)試數(shù)據(jù)讀出時(shí)，位線BL和/BL的電位一旦改變的情況下)，NAND電路207輸出“L”電平，除此以外則輸出“H”電平。
另外，測(cè)試數(shù)據(jù)閂鎖電路200包含N溝道MOS晶體管208和N溝道MOS晶體管209。
在測(cè)試數(shù)據(jù)讀出時(shí)和寫入時(shí)，控制信號(hào)SALATOUT被輸入到N溝道MOS晶體管208的柵。如果SALATOUT＝“H”電平，則N溝道MOS晶體管208導(dǎo)通，將NAND電路207的輸出傳送給位線BL。
如果NAND電路207的輸出為“H”電平，則當(dāng)位線BL的電位為VBL時(shí)，由于SALATOUT＝“H”電平，位線BL的電位增加ΔV。如果該電位差ΔV被讀出放大器12放大，則BL＝“H”電平，/BL＝“L”電平。
如果NAND電路207的輸出為“L”電平，則當(dāng)位線BL的電位為VBL時(shí)，由于控制信號(hào)SALATOUT＝“H”電平，位線BL的電位減少ΔV。如果該電位差ΔV被讀出放大器12放大，則BL＝“L”電平，/BL＝“H”電平。
在測(cè)試數(shù)據(jù)寫入時(shí)，控制信號(hào)SALATOUT2被輸入到N溝道MOS晶體管209的柵。如果SALATOUT2＝“H”電平，則N溝道MOS晶體管208導(dǎo)通，將NAND電路207的輸出傳送給位線/BL。
如果NAND電路207的輸出為“H”電平，則當(dāng)位線/BL的電位為VBL時(shí)，由于控制信號(hào)SALATOUT2＝“H”電平，位線/BL的電位增加ΔV。如果該電位差ΔV被讀出放大器12放大，則BL＝“L”電平，/BL＝“H”電平。
如果NAND電路207的輸出為“L”電平，則當(dāng)位線/BL的電位為VBL時(shí)，由于SALATOUT2＝“H”電平，位線/BL的電位減少ΔV。如果該電位差ΔV被讀出放大器12放大，則BL＝“H”電平，/BL＝“L”電平。
返回到圖1，數(shù)據(jù)輸入輸出線對(duì)GIOP被設(shè)置在以規(guī)定數(shù)目的列單位分割存儲(chǔ)器陣列6所得到的每個(gè)子陣列上，將被列譯碼器5選擇的位線對(duì)BL和/BL與輸入輸出電路9聯(lián)結(jié)起來。
輸入輸出電路9包含對(duì)應(yīng)于各數(shù)據(jù)輸入輸出線對(duì)GPIO而設(shè)置的前置放大器101和寫驅(qū)動(dòng)器102。
寫驅(qū)動(dòng)器102在來自存儲(chǔ)單元MC的數(shù)據(jù)被寫入時(shí)接受寫工作指示信號(hào)/WR而激活，將從輸入輸出端子DQ傳送來的數(shù)據(jù)輸出給與數(shù)據(jù)輸入輸出線對(duì)GPIO連接的位線對(duì)BL和/BL。
前置放大器101在來自存儲(chǔ)單元MC的數(shù)據(jù)被讀出時(shí)接受讀工作指示信號(hào)/RE而激活，將被與GPIO連接的位線對(duì)的讀出放大器12放大了的數(shù)據(jù)進(jìn)一步放大后輸出給輸入輸出端子DQ。
圖6所示的控制電路100由內(nèi)部信號(hào)發(fā)生電路120、指令譯碼電路130、WL激活電路140、測(cè)試模式進(jìn)入/復(fù)位電路150、測(cè)試模式類別信號(hào)發(fā)生電路160和測(cè)試執(zhí)行控制信號(hào)發(fā)生電路170構(gòu)成。
作為外部信號(hào)的時(shí)鐘信號(hào)CLK、行地址選通信號(hào)/RAS、列地址選通信號(hào)/CAS、寫啟動(dòng)信號(hào)/WE、片選信號(hào)/CS和地址信號(hào)A0～A14被輸入給圖7所示的內(nèi)部信號(hào)發(fā)生電路120。
內(nèi)部信號(hào)INTCLK根據(jù)外部時(shí)鐘信號(hào)CLK，由倒相器301和倒相器302生成。內(nèi)部信號(hào)INTZRAS根據(jù)外部控制信號(hào)/RAS、外部控制信號(hào)/CS和內(nèi)部信號(hào)INTCLK，由鐘控CMOS倒相器304、倒相器305、倒相器306和NAND電路307生成。內(nèi)部信號(hào)INTZWE根據(jù)外部控制信號(hào)/WE、/CS和內(nèi)部信號(hào)INTCLK，由鐘控CMOS倒相器314、倒相器315、倒相器316和NAND電路317生成。內(nèi)部信號(hào)INAn根據(jù)外部地址信號(hào)An，由倒相器319、倒相器320和NAND電路321生成。
圖8所示的測(cè)試模式進(jìn)入/復(fù)位電路150由倒相器322、倒相器323、倒相器324、NAND電路325、倒相器326、NAND電路325、NAND電路327和NAND電路328構(gòu)成。由于INTZRAS＝“L”電平、INTZCAS＝“L”電平、INTZWE＝“L”電平、INTA7＝“H”電平，該測(cè)試模式進(jìn)入/復(fù)位電路使TMENTRY成為激活的“H”電平。另外，由于INTZRAS＝“L”電平、INTZCAS＝“L”電平、INTZWE＝“L”電平、INTA7＝“L”電平，該測(cè)試模式進(jìn)入/復(fù)位電路使TMREST成為激活的“H”電平。
在圖9所示的指令譯碼電路130中，指示行處于選擇狀態(tài)的的行激活信號(hào)RXT的電平根據(jù)INTZRAS、INTZCAS和INTZWE，受倒相器329、AND電路330、倒相器331、倒相器332、AND電路333、RS觸發(fā)器334、倒相器335和倒相器336控制。
如果INTZRAS＝“L”電平、INTZCAS＝“H”電平和INTZWE＝“H”電平，則該電路使RXT維持激活的“H”電平。另外，如果INTZRAS＝“L”電平、INTZCAS＝“H”電平和INTZWE＝“L”電平，則該電路使RXT維持非激活的“L”電平。
另外，指示數(shù)據(jù)讀出的讀工作指示信號(hào)/RE的電平根據(jù)INTZRAS、INTZCAS和INTZWE，受倒相器337、AND電路338、倒相器339、倒相器340、AND電路341、RS觸發(fā)器342、倒相器343和倒相器344控制。
如果INTZRAS＝“H”電平、INTZCAS＝“L”電平和INTZWE＝“H”電平，則該電路使/RE維持激活的“H”電平。另外，如果INTZRAS＝“L”電平、INTZCAS＝“H”電平和INTZWE＝“L”電平，則該電路使/RE維持非激活的“L”電平。
另外，由于與本實(shí)施例沒有直接關(guān)系因而未圖示，但指示數(shù)據(jù)寫入的寫工作指示信號(hào)/WR也根據(jù)INTZRAS、INTZCAS、INTZWE而被激活和非激活。
在圖10所示的測(cè)試模式類別信號(hào)發(fā)生電路160中，根據(jù)TMENTRY、INTA0、TMRESET，SAMBT的電平受倒相器345和RS觸發(fā)器346控制。如果TMENTRY＝“H”電平、INTA0＝“H”電平和TMRESET＝“L”電平，則該電路維持SAMBT＝“H”電平(激活電平)。如果TMENTRY＝“L”電平、INTA0＝“L”電平和TMRESET＝“H”電平，則該電路維持SAMBT＝“L”電平(非激活電平)。SAMBT＝“H”電平表示已進(jìn)入SAMBT測(cè)試模式的狀態(tài)，SAMBT＝“L”電平表示未進(jìn)入SAMBT測(cè)試模式的狀態(tài)。
另外，根據(jù)TMENTRY、INTA1、TMRESET，SAMBTOUT的電平受倒相器347和RS觸發(fā)器348控制。如果TMENTRY＝“H”電平、INTA1＝“H”電平和TMRESET＝“L”電平，則該電路維持SAMBTOUT＝“H”電平(激活電平)。如果TMENTRY＝“L”電平、INTA1＝“L”電平和TMRESET＝“H”電平，則該電路維持SAMBTOUT＝“L”電平(非激活電平)。SAMBTOUT＝“H”電平表示已進(jìn)入SAMBTOUT測(cè)試模式的狀態(tài)，SAMBTOUT＝“L”電平表示未進(jìn)入SAMBTOUT測(cè)試模式的狀態(tài)。
另外，根據(jù)TMENTRY、INTA2、TMRESET，SAMBTW1的電平受倒相器349和RS觸發(fā)器350控制。如果TMENTRY＝“H”電平、INTA2＝“H”電平和TMRESET＝“L”電平，則該電路維持SAMBTW1＝“H”電平(激活電平)。如果TMENTRY＝“L”電平、INTA2＝“L”電平和TMRESET＝“H”電平，則該電路維持SAMBTW1＝“L”電平(非激活電平)。SAMBTW1＝“H”電平表示已進(jìn)入SAMBTW1測(cè)試模式的狀態(tài)，SAMBTW1＝“L”電平表示未進(jìn)入SAMBTW1測(cè)試模式的狀態(tài)。
另外，根據(jù)TMENTRY、INTA3、TMRESET，SAMBTW2的電平受倒相器351和RS觸發(fā)器352控制。如果TMENTRY＝“H”電平、INTA3＝“H”電平和TMRESET＝“L”電平，則該電路維持SAMBTW2＝“H”電平(激活電平)。如果TMENTRY＝“L”電平、INTA3＝“L”電平和TMRESET＝“H”電平，則該電路維持SAMBTW2＝“L”電平(非激活電平)。SAMBTW2＝“H”電平表示已進(jìn)入SAMBTW2測(cè)試模式的狀態(tài)，SAMBTW2＝“L”電平表示未進(jìn)入SAMBTW2測(cè)試模式的狀態(tài)。
圖11所示的WL激活電路140的行地址信號(hào)線WLAi(i＝0～8191)與字線WLi(i＝0～8191)被連接在一起，供給升壓電壓VPP。該電路包含NAND電路353和倒相器354。
如果RXT＝“H”電平、WLAi＝“H”電平和SAMBTOUT＝“L”電平，則該電路使字線WLi的電平上升為激活的“H”電平(升壓電壓)。如果RXT＝“L”電平，則該電路使字線WLi被非激活。另外，如果進(jìn)入SAMBTOUT，由于SAMBTOUT＝“H”電平，字線未被激活。
在圖12所示的測(cè)試執(zhí)行控制信號(hào)發(fā)生電路170中，根據(jù)SAMBT、SAMBTW1、SAMBTW2，ZRESET的電平受ExOR電路355、倒相器356、倒相器357、倒相器358、NAND電路359控制。如果SAMBT、SAMBTW1和SAMBTW2中的某一個(gè)被激活為“H”電平，則該電路使ZRESET成為與該激活同步的單拍脈沖“L”電平(非激活電平)。
根據(jù)RXT、SAMBTW2，SALATOUT2的電平受倒相器360、倒相器361、AND電路362、倒相器363、倒相器364、倒相器365、AND電路366控制。如果在SAMBTW2＝“H”電平的狀態(tài)下RXT被激活為“H”電平，則該電路使SALATOUT2成為滯后于該激活的單拍脈沖“H”電平(激活電平)。讀出放大器激活信號(hào)SON也成為滯后于RXT＝“H”的激活的單拍脈沖“H”電平(激活電平)，但根據(jù)所連接的電路元件的數(shù)目，SON＝“H”電平要滯后于SALATOUT2＝“H”電平。由于應(yīng)用了該SALATOUT2，使N溝道MOS晶體管209導(dǎo)通，將NAND電路208的輸出傳送給位線/BL，所以希望SALATOUT2為高電壓，使N溝道MOS晶體管209充分地導(dǎo)通。因此，SALATOUT2被激活字線時(shí)所用的升壓電壓VPP激活。
根據(jù)RXT和SAMBT，SALAT的電平受倒相器360、倒相器361、倒相器367、倒相器368、AND電路369、倒相器370、倒相器371、倒相器372、AND電路373控制。如果在SAMBT＝“H”電平的狀態(tài)下RXT被激活為“H”電平，則該電路使SALAT成為滯后于該激活的單拍脈沖“H”電平(激活電平)。讀出放大器激活信號(hào)SON也成為滯后于RXT＝“H”電平的激活的單拍脈沖“H”電平(激活電平)，但根據(jù)所連接的電路元件的數(shù)目，SON＝“H”電平要超前于SALATOUT＝“H”電平。該SALATOUT也與SALATOUT2一樣被激活字線時(shí)所用的升壓電壓VPP激活，使N溝道MOS晶體管208充分地導(dǎo)通。
根據(jù)RXT、SAMBTOUT和SAMBTW1，SALATOUT的電平受倒相器360、倒相器361、ExOX電路374、AND電路375、倒相器376、倒相器377、倒相器378、AND電路379控制。如果在SAMBTW1＝“H”電平或SAMBTOUT＝“H”電平的狀態(tài)下RXT被激活為“H”電平，則該電路使SALATOUT成為滯后于該激活的單拍脈沖“H”電平(激活電平)。讀出放大器激活信號(hào)SON也成為滯后于RXT＝“H” 電平的激活的單拍脈沖“H”電平(激活電平)，但根據(jù)所連接的電路元件的數(shù)目，SON＝“H”電平要滯后于SALATOUT＝“H”電平。
另外，如果RXT＝“H”電平，則位線均衡信號(hào)BLEQ為“L”電平(非激活電平)，如果RXT＝“L”電平，則位線均衡信號(hào)BLEQ為“H”電平(激活電平)。
(測(cè)試圖形讀出工作)接著，參照?qǐng)D13和圖14所示的時(shí)序圖，說明測(cè)試存儲(chǔ)器陣列內(nèi)的測(cè)試圖形是否被正確地讀出用的測(cè)試圖形讀出工作。
(1)SAMBT模式首先，如果從外部輸入/RAS＝“L”電平、/CAS＝“L”電平、/WE＝“L”電平、A0＝“H”電平和A7＝“H”電平，則內(nèi)部信號(hào)發(fā)生電路120輸出INTZRAS＝“L”電平、INTZCAS＝“L”電平、INTZWE＝“L”電平、INTA0＝“H”電平和INTA7＝“H”電平。
由于INTZRAS＝“L”電平、INTZCAS＝“L”電平、INTZWE＝“L”電平、INTA7＝“H”電平，測(cè)試模式進(jìn)入/復(fù)位電路150輸出TMENTRY＝“H”電平。
由于INTA0＝“H”電平和TMENTRY＝“H”電平，測(cè)試模式類別信號(hào)發(fā)生電路160閂鎖SAMBT＝“H”電平。由于SAMBT＝“H”電平，測(cè)試執(zhí)行控制信號(hào)發(fā)生電路170輸出ZRESET＝“L”電平(單拍脈沖)。
由于ZRESET＝“L”電平，RS觸發(fā)器RS閂鎖SABLO＝“L”電平。由于ZRESET＝“L”電平，RS觸發(fā)器RSZ閂鎖SAZBLO＝“L”電平。
(2)ACT模式其次，如果從外部輸入/RAS＝“L”電平、/CAS＝“H”電平和/WE＝“H”電平，則內(nèi)部信號(hào)發(fā)生電路120輸出INTZRAS＝“L”電平、INTZCAS＝“H”電平、INTZWE＝“H”電平。
由于INTZRAS＝“L”電平、INTZCAS＝“H”電平和INTZWE＝“H”電平，指令譯碼電路130閂鎖行激活信號(hào)RXT＝“H”電平。
由于行激活信號(hào)RXT＝“H”電平，測(cè)試信號(hào)執(zhí)行控制電路170使位線均衡信號(hào)BLEQ＝“L”電平。由于位線均衡信號(hào)BLEQ＝“L”電平，均衡器13被非激活。在該狀態(tài)下，位線BL和/BL的電位成為在VBL(＝VDDS/2)的浮置狀態(tài)。
如果從外部輸入A0～14，則內(nèi)部信號(hào)發(fā)生電路120輸出INTA0～14。由于行激活信號(hào)RXT＝“H”電平，行譯碼器4從行地址緩沖器2取入內(nèi)部地址信號(hào)INTA0～12，按照13比特的邏輯狀態(tài)，將行地址信號(hào)線WLAi的電平(i＝4m+1或4m+2(m為0以上的整數(shù))，0≤i＜8192中的某一個(gè))上升到“H”電平。
由于從行譯碼器4傳送來的行地址信號(hào)線WLAi(i＝4m+1或4m+2(m為0以上的整數(shù))，0≤i＜8192中的某一個(gè))的信號(hào)＝“H”電平和行激活信號(hào)RXT＝“H”電平，WL激活電路140使字線WLi成為“H”電平。
由此，與字線Wli連接的存儲(chǔ)單元的存取晶體管MT導(dǎo)通，被耦合到存儲(chǔ)電容器MQ的存儲(chǔ)節(jié)點(diǎn)SN對(duì)應(yīng)的位線上。因此，存儲(chǔ)于該存儲(chǔ)單元的電容器MQ的電荷在位線上被讀出。
這里，與WLi(i＝4m+1(m為0以上的整數(shù))，0≤i＜8192)連接的存儲(chǔ)單元MC存儲(chǔ)與“H”電平對(duì)應(yīng)的電荷，被連接到位線BL上。因此，位線BL的電位發(fā)生變化，成為BL＝VBL+ΔV。/BL＝VBL仍保持原樣。
另外，與WLi(i＝4m+2(m為0以上的整數(shù))，0≤i＜8192)連接的存儲(chǔ)單元MC存儲(chǔ)與“L”電平對(duì)應(yīng)的電荷，被連接到位線/BL上。因此，位線/BL的電位發(fā)生變化，成為/BL＝VBL-ΔV。BL＝VBL仍保持原樣。
另外，由于行激活信號(hào)RXT＝“H”電平，測(cè)試信號(hào)執(zhí)行控制電路170使讀出放大器激活信號(hào)SON＝“H”電平。由于讀出放大器激活信號(hào)SON＝“H”電平，讀出放大器12對(duì)BL與/BL的電位差進(jìn)行放大，其結(jié)果是，BL＝“H”電平，/BL＝“L”電平。
另外，由于在讀出放大器激活信號(hào)SON成為“H”電平后行激活信號(hào)RXT＝“H”電平和SAMBT＝“H”電平，測(cè)試信號(hào)執(zhí)行控制電路170使SALAT＝“H”電平(單拍脈沖)。
由于SALAT＝“H”電平和BL＝“H”電平，RS觸發(fā)器RS閂鎖SABLO＝“L”電平。另外，由于SALAT＝“H”電平和/BL＝“L”電平，RS觸發(fā)器RSZ閂鎖SAZBLO＝“H”電平。
(3)PRE模式接著，如果從外部輸入/RAS＝“L”電平、/CAS＝“H”電平和/WE＝“L”電平，則內(nèi)部信號(hào)發(fā)生電路120輸出INTZRAS＝“L”電平、INTZCAS＝“H”電平、INTZWE＝“L”電平。
由于INTZRAS＝“L”電平、INTZCAS＝“H”電平和INTZWE＝“L”電平，指令譯碼電路130閂鎖行激活信號(hào)RXT＝“L”電平。由于行激活信號(hào)RXT＝“L”電平，WL激活電路140使字線WLi成為“L”電平。
由于行激活信號(hào)RXT＝“L”電平，測(cè)試信號(hào)執(zhí)行控制電路170使位線均衡信號(hào)BLEQ＝“H”電平。由于位線均衡信號(hào)BLEQ＝“H”電平，均衡器13被激活。由此，位線BL和/BL的電位成為VBL(＝VDDS/2)的固定狀態(tài)。
另外，由于行激活信號(hào)RXT＝“L”電平，測(cè)試信號(hào)執(zhí)行控制電路170使讀出放大器激活信號(hào)SON＝“L”電平。
(4)改變WLi(i＝4m+1或4m+2(m為0以上的整數(shù))，0≤i＜8192)中的i，將上述的(2)和(3)的處理重復(fù)4096次。
如上所述，如果通過WL的激活，正確地讀出存儲(chǔ)單元的數(shù)據(jù)，則SABLO＝“L”電平，SAZBLO＝“H”電平。另一方面，當(dāng)某個(gè)存儲(chǔ)單元的數(shù)據(jù)不能正確地讀出時(shí)，SABLO＝“H”電平，SAZBLO＝“H”電平。
(5) SAMBTOUT模式首先，如果從外部輸入/RAS＝“L”電平、/CAS＝“L”電平、/WE＝“L”電平、A1＝“H”電平和A7＝“H”電平，則內(nèi)部信號(hào)發(fā)生電路120輸出INTZRAS＝“L”電平、INTZCAS＝“L”電平、INTZWE＝“L”電平、INTA1＝“H”和INTA7＝“H”電平。
由于INTZRAS＝“L”電平、INTZCAS＝“L”電平、INTZWE＝“L”電平、INTA7＝“H”電平，測(cè)試模式進(jìn)入/復(fù)位電路150輸出TMENTRY＝“H”電平。
由于INTA1＝“H”電平和TMENTRY＝“H”電平，測(cè)試模式類別信號(hào)發(fā)生電路160閂鎖SAMBTOUT＝“H”電平。
(6)ACT模式其次，如果從外部輸入/RAS＝“L”電平、/CAS＝“H”電平和/WE＝“H”電平，則內(nèi)部信號(hào)發(fā)生電路120輸出INTZRAS＝“L”電平、INTZCAS＝“H”電平、INTZWE＝“H”電平。
由于INTZRAS＝“L”電平、INTZCAS＝“H”電平和INTZWE＝“H”電平，指令譯碼電路130輸出行激活信號(hào)RXT＝“H”電平。由于SAMBTOUT＝“H”電平，WL激活電路140不使字線Wli成為“H”電平。
由于行激活信號(hào)RXT＝“H”電平，測(cè)試信號(hào)執(zhí)行控制電路170使讀出放大器激活信號(hào)SON＝“H”電平。另外，由于行激活信號(hào)RXT＝“H”電平和SAMBTOUT＝“H”電平，測(cè)試信號(hào)執(zhí)行控制電路170在讀出放大器激活信號(hào)SON成為“H”電平前，成為SALATOUT＝“H”電平(單拍脈沖)。
這里，如果總是閂鎖SABLO＝“L”電平，閂鎖SAZBLO＝“H”電平(即，在正確地讀出存儲(chǔ)單元的數(shù)據(jù)時(shí))，則由于SALTOUT＝“H”電平，BL成為VDDS/2+ΔV。而且，由于讀出放大器激活信號(hào)SON＝“H”電平，讀出放大器12對(duì)BL與/BL的電位差進(jìn)行放大，其結(jié)果是，BL＝“H”電平，/BL＝“L”電平。
如果閂鎖SABLO＝“H”電平，閂鎖SAZBLO＝“H”電平(即，在任何存儲(chǔ)單元的數(shù)據(jù)不能正確地讀出時(shí))，則由于SALTOUT＝“H”電平，BL成為VDDS/2-ΔV。而且，由于讀出放大器激活信號(hào)SON＝“H”電平，讀出放大器12對(duì)BL與/BL的電位差進(jìn)行放大，其結(jié)果是，BL＝“L”電平，/BL＝“H”電平。
(7)READ模式接著，如果從外部輸入/RAS＝“H”電平、/CAS＝“L”電平和/WE＝“H”電平，則內(nèi)部信號(hào)發(fā)生電路120輸出INTZRAS＝“H”電平、INTZCAS＝“L”電平、INTZWE＝“H”電平。
由于INTZRAS＝“H”電平、INTZCAS＝“L”電平和INTZWE＝“H”電平，指令譯碼電路130輸出讀工作指示信號(hào)/RE＝“H”電平。
由于讀工作指示信號(hào)/RE＝“H”電平，列譯碼器5從列地址緩沖器3取入內(nèi)部地址信號(hào)INTA0～14。按照內(nèi)部地址信號(hào)INTA0～14的15比特的邏輯狀態(tài)，列譯碼器5將列選擇線CSLj(j＝0～32767中的某一個(gè))的電位上升到選擇電平的“H”電平。由此，與該列選擇線CSLj連接的列選擇門11的N溝道MOS晶體管21和22導(dǎo)通，連接到該列選擇門的位線對(duì)BL和/BL與數(shù)據(jù)輸入輸出線對(duì)GPIO(GIO和/GIO)相耦合。
而且，由于/RE＝“H”電平，前置放大器101被激活，邏輯值“H”電平或“L”電平被傳送給輸入輸出端子DQ。如果BL＝“H”電平、/BL＝“L”電平(即，在正確地讀出存儲(chǔ)單元的數(shù)據(jù)時(shí))，被傳送給DQ的邏輯值為“H”電平，如果BL＝“L”電平、/BL＝“H”電平(即，在某個(gè)存儲(chǔ)單元的數(shù)據(jù)不能正確地讀出時(shí))，被傳送給DQ的邏輯值為“L”電平。
(8)PRE模式接著，如果從外部輸入/RAS＝“L”電平、/CAS＝“H”電平和/WE＝“L”電平，則內(nèi)部信號(hào)發(fā)生電路120輸出INTZRAS＝“L”電平、INTZCAS＝“H”電平和INTZWE＝“L”電平。
由于INTZRAS＝“L”電平、INTZCAS＝“H”電平和INTZWE＝“L”電平，指令譯碼電路130閂鎖行激活信號(hào)RXT＝“L”電平。
由于行激活信號(hào)RXT＝“L”電平，測(cè)試信號(hào)執(zhí)行控制電路170使位線均衡信號(hào)BLEQ＝“H”電平。由于位線均衡信號(hào)BLEQ＝“H”電平，均衡器1 3被激活。由此，位線BL和/BL的電位成為VBL(＝VDDS/2)的固定狀態(tài)。
另外，由于行激活信號(hào)RXT＝“L”電平，測(cè)試信號(hào)執(zhí)行控制電路170使讀出放大器激活信號(hào)SON＝“L”電平。
(9)改變列選擇線CSLj(j＝0～32767的全部)中的j，將上述的(7)和(8)的處理重復(fù)32768次。
(10)將(2)～(4)中的WLi(i＝4m+1或i＝4m+2(m為0以上的整數(shù))，0≤i＜8192)改變?yōu)閃Li(i＝4m或i＝4m+3(m為0以上的整數(shù))，0≤i＜8192)，將上述的(1)～(9)的處理重復(fù)4096次。
此時(shí)，與WLi(i＝4m(m為0以上的整數(shù))，0≤i＜8192)連接的存儲(chǔ)單元MC存儲(chǔ)“L”電平的數(shù)據(jù)，被連接到位線BL上。因此，得到BL＝VDDS/2-ΔV。/BL＝VDDS/2仍保持原樣。如果用讀出放大器進(jìn)行放大，則BL＝“L”電平，/BL＝“H”電平。
另外，與WLi(i＝4m+3(m為0以上的整數(shù))，0≤i＜8192)連接的存儲(chǔ)單元MC存儲(chǔ)“H”電平的數(shù)據(jù)，被連接到位線/BL上。因此，得到BL＝VDDS/2仍保持原樣，/BL＝VDDS/2+ΔV。如果用讀出放大器進(jìn)行放大，則BL＝“L”電平，/BL＝“H”電平。
如果由于WL的激活而正確地讀出存儲(chǔ)單元的數(shù)據(jù)，則SABLO＝“H”電平，SAZBLO＝“L”電平。另一方面，當(dāng)不能正確地讀出某個(gè)存儲(chǔ)單元的數(shù)據(jù)時(shí)，SABLO＝“H”電平，SAZBLO＝“H”電平。
因此，在WLi(i＝4m或i＝4m+3(m為0以上的整數(shù))，0≤i＜8192)的情況下，當(dāng)正確地讀出存儲(chǔ)單元的數(shù)據(jù)時(shí)，傳送給輸入輸出端子DQ的邏輯值為“H”電平；當(dāng)不能正確地讀出某個(gè)存儲(chǔ)單元的數(shù)據(jù)時(shí)，傳送給輸入輸出端子DQ的邏輯值為“L”電平。
接著，將本實(shí)施例中的測(cè)試數(shù)據(jù)的讀出時(shí)間定為T1，將通常的存儲(chǔ)單元單位中的測(cè)試數(shù)據(jù)的讀出時(shí)間定為T2，將多位測(cè)試中的測(cè)試數(shù)據(jù)的讀出時(shí)間定為T3，對(duì)這些時(shí)間進(jìn)行比較。
T1＝2×{SAMBT進(jìn)入時(shí)間+4096×(ACT模式時(shí)間+PRE模式時(shí)間)+SAMBTOUT進(jìn)入時(shí)間+32768×(ACT模式時(shí)間+READ模式時(shí)間+PRE模式時(shí)間)}8192×(ACT模式時(shí)間+PRE模式時(shí)間)+32768×(ACT模式時(shí)間+READ模式時(shí)間+PRE模式時(shí)間)。由于ACT模式時(shí)間+READ模式時(shí)間約為50ns，ACT模式時(shí)間+READ模式時(shí)間+PRE模式時(shí)間約為100ns，T18192×50ns+32768×100ns＝3,686,400ns。
與此相對(duì)照，T2＝8192×32768×(ACT模式時(shí)間+READ模式時(shí)間+PRE模式時(shí)間)。由于ACT模式時(shí)間+READ模式時(shí)間+PRE模式時(shí)間約為100ns，所以T28192×32768×100ns＝26,843,545,600ns。
在多位測(cè)試中，當(dāng)子陣列的數(shù)目q為128時(shí)，T38192×32768×100/128ns＝209,715,200ns。
因此，T1為T2的1/7281，T3的1/56。
(測(cè)試圖形寫入工作)接著，參照?qǐng)D15和圖16的時(shí)序圖說明測(cè)試圖形的寫入工作。
(1)SAMBTW1模式首先，如果從外部輸入/RAS＝“L”電平、/CAS＝“L”電平、/WE＝“L”電平、A2＝“H”電平和A7＝“H” 電平，則內(nèi)部信號(hào)發(fā)生電路120輸出INTZRAS＝“L”電平、INTZCAS＝“L”電平、INTZWE＝“L”電平、INTA2＝“H”電平和INTA7＝“H”電平。
由于INTZRAS＝“L”電平、INTZCAS＝“L”電平、INTZWB＝“L”電平和INTA7＝“H”電平，測(cè)試模式進(jìn)入/復(fù)位電路150輸出TMENTRY＝“H”電平。
由于INTA2＝“H”電平和TMENTRY＝“H”電平，測(cè)試模式類別信號(hào)發(fā)生電路160閂鎖SAMBTW1＝“H”電平。由于SAMBTW1＝“H”電平，測(cè)試執(zhí)行控制信號(hào)發(fā)生電路170輸出ZRESET＝“L”電平(單拍脈沖)。
由于ZRESET＝“L”電平，RS觸發(fā)器RS閂鎖SABLO＝“L”電平。由于ZRESET＝“L”電平，RS觸發(fā)器RSZ閂鎖SAZBLO＝“L”電平。由此，NAND電路207輸出“H”電平。
(2)ACT模式其次，如果從外部輸入/RAS＝“L”電平、/CAS＝“H”電平和/WE＝“H”電平，則內(nèi)部信號(hào)發(fā)生電路120輸出INTZRAS＝“L”電平、INTZCAS＝“H”電平、INTZWE＝“H”電平。
由于INTZRAS＝“L”電平、INTZCAS＝“H”電平和INTZWE＝“H”電平，指令譯碼電路130閂鎖行激活信號(hào)RXT＝“H”電平。
由于行激活信號(hào)RXT＝“H”電平，測(cè)試信號(hào)執(zhí)行控制電路170使位線均衡信號(hào)BLEQ＝“L”電平。由于位線均衡信號(hào)BLEQ＝“L”電平，均衡器13被非激活。在該狀態(tài)下，位線BL和/BL的電位成為在VBL(＝VDDS/2)的浮置狀態(tài)。如果從外部輸入A0～14，則內(nèi)部信號(hào)發(fā)生電路120輸出INTA0～14。
由于行激活信號(hào)RXT＝“H”電平，行譯碼器4從行地址緩沖器2取入內(nèi)部地址信號(hào)INTA0～12，按照13比特的邏輯狀態(tài)，將行地址信號(hào)線WLAi的電平(i＝4m+1或4m+2(m為0以上的整數(shù))，0≤i＜8192中的某一個(gè))上升到“H”電平。
由于從行譯碼器4傳送來的行地址信號(hào)線WLAi的信號(hào)＝“H”電平和行激活信號(hào)RXT＝“H”電平，WL激活電路140使字線WLi成為“H”電平。由于行激活信號(hào)RXT＝“H”電平，測(cè)試信號(hào)執(zhí)行控制電路170使讀出放大器激活信號(hào)SON＝“H”電平。
由于行激活信號(hào)RXT＝“H”電平和SAMBTW1＝“H”電平，在測(cè)試信號(hào)執(zhí)行控制電路170使讀出放大器激活信號(hào)SON＝“H”電平前，SALATOUT＝“H”電平(單拍脈沖)。
由于SALATOUT＝“H”電平，測(cè)試數(shù)據(jù)閂鎖電路200的N溝道MOS晶體管208導(dǎo)通，NAND電路207的“H”電平的輸出被傳送給BL，BL＝VDDS/2+ΔV。
由于行激活信號(hào)RXT＝“H”電平，測(cè)試信號(hào)執(zhí)行控制電路170使讀出放大器激活信號(hào)SON＝“H”電平。由于讀出放大器激活信號(hào)SON＝“H”電平，讀出放大器12對(duì)BL與/BL的電位差進(jìn)行放大，其結(jié)果是，BL＝“H”電平，/BL＝“L”電平。
由此，對(duì)與WLi(i＝4m+1)連接的存儲(chǔ)單元寫入“H”電平，對(duì)與WLi(i＝4m+2)連接的存儲(chǔ)單元寫入“L”電平。
(3)PRE模式接著，如果從外部輸入/RAS＝“L”電平、/CAS＝“H”電平和/WE＝“L”電平，則內(nèi)部信號(hào)發(fā)生電路120輸出INTZRAS＝“L”電平、INTZCAS＝“H”電平和INTZWE＝“L”電平。
由于INTZRAS＝“L”電平、INTZCAS＝“H”電平和INTZWE＝“L”電平，指令譯碼電路130閂鎖行激活信號(hào)RXT＝“L”電平。由于行激活信號(hào)RXT＝“L”電平，WL激活電路140使字線WLi成為“L”電平。
由于行激活信號(hào)RXT＝“L”電平，測(cè)試信號(hào)執(zhí)行控制電路170使位線均衡信號(hào)BLEQ＝“H”電平。由于位線均衡信號(hào)BLEQ＝“H”電平，均衡器13被激活。由此，位線BL和/BL的電位成為VBL(＝VDDS/2)的固定狀態(tài)。
另外，由于行激活信號(hào)RXT＝“L”電平，測(cè)試信號(hào)執(zhí)行控制電路170使讀出放大器激活信號(hào)SON＝“L”電平。
(4) 改變WLi(i＝4m+1或4m+2(m為0以上的整數(shù))，0≤i＜8192)中的i，將上述的(2)和(3)的處理重復(fù)4096次。
(5)SAMBTW2模式首先，如果從外部輸入/RAS＝“L”電平、/CAS＝“L”電平、/WE＝“L”電平、A3＝“H”電平和A7＝“H” 電平，則內(nèi)部信號(hào)發(fā)生電路120輸出INTZRAS＝“L”電平、INTZCAS＝“L”電平、INTZWE＝“L”電平、INTA3＝“H”電平和INTA7＝“H”電平。
由于INTZRAS＝“L”電平、INTZCAS＝“L”電平、INTZWE＝“L”電平和INTA7＝“H”電平，測(cè)試模式進(jìn)入/復(fù)位電路150輸出TMENTRY＝“H”電平。
由于INTA3＝“H”電平和TMENTRY＝“H”電平，測(cè)試模式類別信號(hào)發(fā)生電路160閂鎖SAMBTW2＝“H”電平。
由于SAMBTW2＝“H”電平，測(cè)試執(zhí)行控制信號(hào)發(fā)生電路170輸出ZRESET＝“L”電平(單拍脈沖)。
由于ZRESET＝“L”電平，RS觸發(fā)器RS閂鎖SABLO＝“L”電平。由于ZRESET＝“L”電平，RS觸發(fā)器RSZ閂鎖SAZBLO＝“L”電平。由此，NAND電路207輸出“H”電平。
(6)ACT模式其次，如果從外部輸入/RAS＝“L”電平、/CAS＝“H”電平和/WE＝“H”電平，則內(nèi)部信號(hào)發(fā)生電路120輸出INTZRAS＝L”電平、INTZCAS＝“H”電平和INTZWE＝“H”電平。
由于INTZRAS＝“L”電平、INTZCAS＝“H”電平和INTZWE＝“H”電平，指令譯碼電路130閂鎖行激活信號(hào)RXT＝“H”電平。
由于行激活信號(hào)RXT＝“H”電平，測(cè)試信號(hào)執(zhí)行控制電路170使位線均衡信號(hào)BLEQ＝“L”電平。由于位線均衡信號(hào)BLEQ＝“L”電平，均衡器13被非激活。在該狀態(tài)下，位線BL和/BL的電位成為在VBL(＝VDDS/2)的浮置狀態(tài)。如果從外部輸入A0～14，則內(nèi)部信號(hào)發(fā)生電路120輸出INTA0～14。
由于行激活信號(hào)RXT＝“H”電平，行譯碼器4從行地址緩沖器2取入內(nèi)部地址信號(hào)INTA0～12，按照13比特的邏輯狀態(tài)，將行地址信號(hào)線WLAi的電平(i＝4m或4m+3(m為0以上的整數(shù))，0≤i＜8192中的某一個(gè))上升到“H”電平。
由于從行譯碼器4傳送來的行地址信號(hào)線WLAi的信號(hào)＝“H”電平和行激活信號(hào)RXT＝“H”電平，WL激活電路140使字線WLi成為“H”電平。
由于行激活信號(hào)RXT＝“H”電平，測(cè)試信號(hào)執(zhí)行控制電路170使讀出放大器激活信號(hào)SON＝“H”電平。
由于行激活信號(hào)RXT＝“H”電平和SAMBTW2＝“H”電平，在測(cè)試信號(hào)執(zhí)行控制電路170使讀出放大器激活信號(hào)SON＝“H”電平前，SALATOUT2＝“H”電平(單拍脈沖)。
由于SALATOUT2＝“H”電平，測(cè)試數(shù)據(jù)閂鎖電路200的N溝道MOS晶體管209導(dǎo)通，NAND電路207的“H”電平的輸出被傳送給BL，/BL＝VDDS/2+ΔV。
由于行激活信號(hào)RXT＝“H”電平，測(cè)試信號(hào)執(zhí)行控制電路170使讀出放大器激活信號(hào)SON＝“H”電平。由于讀出放大器激活信號(hào)SON＝“H”電平，讀出放大器12對(duì)BL與/BL的電位差進(jìn)行放大，其結(jié)果是，BL＝“H”電平，/BL＝“L”電平。
由此，對(duì)與WLi(i＝4m)連接的存儲(chǔ)單元寫入“L”電平，對(duì)與WLi(i＝4m+3)連接的存儲(chǔ)單元寫入“H”電平。
(7)PRE模式接著，如果從外部輸入/RAS＝“L”電平、/CAS＝“H”電平和/WE＝“L”電平，則內(nèi)部信號(hào)發(fā)生電路120輸出INTZRAS＝“L”電平、INTZCAS＝“H”電平和INTZWE＝“L”電平。
由于INTZRAS＝“L”電平、INTZCAS＝“H”電平和INTZWE＝“L”電平，指令譯碼電路130閂鎖行激活信號(hào)RXT＝“L”電平。由于行激活信號(hào)RXT＝“L”電平，WL激活電路140使字線WLi成為“L”電平。
由于行激活信號(hào)RXT＝“L”電平，測(cè)試信號(hào)執(zhí)行控制電路170使位線均衡信號(hào)BLEQ＝“H”電平。由于位線均衡信號(hào)BLEQ＝“H”電平，均衡器13被激活。由此，位線BL和/BL的電位成為VBL(＝VDDS/2)的固定狀態(tài)。
另外，由于行激活信號(hào)RXT＝“L”電平，測(cè)試信號(hào)執(zhí)行控制電路170使讀出放大器激活信號(hào)SON＝“L”電平。
(8)改變WLi(i＝4m或4m+3(m為0以上的整數(shù))，0≤i＜8192)中的i，將上述的(2)和(3)的處理重復(fù)4096次。
將本實(shí)施例中的測(cè)試數(shù)據(jù)的寫入時(shí)間定為T1，將通常的存儲(chǔ)單元單位中的測(cè)試數(shù)據(jù)的寫入時(shí)間定為T2，將多位測(cè)試中的測(cè)試數(shù)據(jù)的寫入時(shí)間定為T3，對(duì)這些時(shí)間進(jìn)行比較。
T1＝SAMBTW1進(jìn)入時(shí)間+4096×(ACT模式時(shí)間+PRE模式時(shí)間)+SAMTW2進(jìn)入時(shí)間+4096×(ACT模式時(shí)間+PRE模式時(shí)間)8192×(ACT模式時(shí)間+PRE模式時(shí)間)。由于ACT模式時(shí)間+PRE模式時(shí)間約為50ns，T18192×50ns＝409,600ns。
與此相對(duì)照，T2＝8192×32768×(ACT模式時(shí)間+WRITE模式時(shí)間+PRE模式時(shí)間)。由于ACT模式時(shí)間+WRITE模式時(shí)間+PRE模式時(shí)間約為100ns，所以T28192×32768×100ns＝26,843,545,600ns。
在多位測(cè)試中，當(dāng)子陣列的數(shù)目q為128時(shí)，T38192×32768×100/128ns＝209,715,200ns。
因此，T1為T2的1/66536，T3的1/512。
如上所述，按照本實(shí)施例的半導(dǎo)體存儲(chǔ)器，借助于對(duì)每個(gè)位線對(duì)設(shè)置的測(cè)試數(shù)據(jù)閂鎖電路200和控制電路100，就能夠以簡(jiǎn)易的結(jié)構(gòu)并且以短的處理時(shí)間將測(cè)試數(shù)據(jù)寫入到存儲(chǔ)器陣列，能夠檢驗(yàn)存儲(chǔ)器陣列內(nèi)的測(cè)試數(shù)據(jù)是否正確地被讀出。
<變例>
本發(fā)明不限于上述實(shí)施例，例如，當(dāng)然也包含以下的變例。
(1)本實(shí)施例的半導(dǎo)體存儲(chǔ)器包括測(cè)試數(shù)據(jù)的讀出功能和測(cè)試數(shù)據(jù)的寫入功能這兩種功能，但也可只包括讀出功能，或只包括寫入功能。
在只包括讀出功能的情況下，測(cè)試數(shù)據(jù)閂鎖電路可以是圖17所示那樣的電路。如該圖所示，在測(cè)試數(shù)據(jù)讀出時(shí)，由于NAND電路207的輸出只供給位線BL，所以，測(cè)試數(shù)據(jù)閂鎖電路220只包括N溝道MOS晶體管208，而不包含N溝道MOS晶體管209。
另外，在只包括讀出功能的情況下，也可以在相對(duì)于位線對(duì)的中心線與N溝道MOS晶體管208對(duì)稱的的位置上包含N溝道MOS晶體管209，以便與寄生電容一致。
在只包括寫入功能的情況下，測(cè)試數(shù)據(jù)閂鎖電路總是包括輸出“H”電平的電路，以代替NAND電路201和204、RS觸發(fā)器RS和RSZ以及NAND電路207，該電路的輸出與NAND電路207一樣，也可以與N溝道MOS晶體管208和N溝道MOS晶體管209連接。
(2)在本實(shí)施例中，在測(cè)試數(shù)據(jù)讀出時(shí)，基于單元檢驗(yàn)器中的測(cè)試數(shù)據(jù)，說明當(dāng)存儲(chǔ)器陣列的單元配置為半間距時(shí)的測(cè)試數(shù)據(jù)讀出模式。將字線WLi(i＝4m+1或4m+2(m為0以上的整數(shù))，0≤i＜8192)取作1組，依次對(duì)該組字線進(jìn)行激活，并且將字線WLi(i＝4m或4m+3(m為0以上的整數(shù))，0≤i＜8192)取作另1組，依次對(duì)該組字線進(jìn)行激活，但組的結(jié)構(gòu)卻因測(cè)試圖形或存儲(chǔ)器陣列的單元配置而異。
一般來說，當(dāng)存儲(chǔ)的測(cè)試數(shù)據(jù)被正確地讀出時(shí)，也可以將對(duì)所連接的各位線對(duì)帶來相同的電位變化的只與多個(gè)存儲(chǔ)單元連接的多條字線取作1組。此時(shí)，對(duì)于全部的位線對(duì)，BL＝“H”電平和/BL＝“L”電平，或者，BL＝“L”電平和/BL＝“H”電平。另外，對(duì)于某位線對(duì)，BL＝“H”電平和/BL＝“L”電平，對(duì)于另一位線對(duì)，BL＝“L”電平和/BL＝“H”電平。
另外，當(dāng)存儲(chǔ)的測(cè)試數(shù)據(jù)被正確地讀出時(shí)，也可以將對(duì)所連接的各位線對(duì)帶來不同的電位變化的只與多個(gè)存儲(chǔ)單元連接的多條字線取作1組。此時(shí)，在正確地讀出存儲(chǔ)單元的數(shù)據(jù)的情況下，傳送給輸入輸出端子DQ的邏輯值為“L”電平，當(dāng)某個(gè)存儲(chǔ)單元的數(shù)據(jù)不能正確地讀出的情況下，傳送給輸入輸出端子DQ的邏輯值為“H”電平。
(3)在本實(shí)施例中，在測(cè)試數(shù)據(jù)寫入時(shí)，可將供給NAND電路207的輸出值“H”電平的位線切換為BL或/BL，但也可代之以用控制信號(hào)等來切換NAND電路207的輸出值，將該電路的輸出只供給位線BL或/BL的一方。
(4)在本實(shí)施例中，在測(cè)試數(shù)據(jù)讀出時(shí)，NAND電路207的輸出可以使N溝道MOS晶體管208導(dǎo)通，并被傳送至BL側(cè)，但也可以使N溝道MOS晶體管209導(dǎo)通，并被傳送至/BL側(cè)。
(5)在本實(shí)施例中，控制電路100基于外部信號(hào)(/RAS、/CS、/CAS、/WE、CLK、A0～14)，按上述的測(cè)試圖形讀出工作中的(1)～(10)的順序進(jìn)行處理，但也不限于此。DRAM10包括執(zhí)行控制電路，執(zhí)行控制電路可將與這些外部信號(hào)相同的內(nèi)部信號(hào)以與在(1)～(10)中輸入外部信號(hào)的順序相同的順序供給控制電路，控制電路可基于該內(nèi)部信號(hào)，按(1)～(10)的順序進(jìn)行處理。
<第2實(shí)施例>
本實(shí)施例涉及可評(píng)價(jià)讀出放大器的性能的DRAM。如第1實(shí)施例中已說明的那樣，在存儲(chǔ)單元內(nèi)的數(shù)據(jù)讀出時(shí)，位線對(duì)的電位增減ΔVs。該ΔVs由于溫度等的原因而發(fā)生變化，所以即使該ΔVs較小，讀出放大器也必須正確地加以放大。在本實(shí)施例中，采取有意給予位線對(duì)以微小的電位差，并以是否能將該微小的電位差進(jìn)行放大來評(píng)價(jià)讀出放大器的性能。
(結(jié)構(gòu))本實(shí)施例的DRAM的結(jié)構(gòu)與圖1所示的第1實(shí)施例的DRAM的結(jié)構(gòu)幾乎是相同的。以下說明其不同點(diǎn)。
在圖18所示的本實(shí)施例的測(cè)試模式類別信號(hào)發(fā)生電路400中，SAMBTOUT2的電平受倒相器380和RS觸發(fā)器381控制。
如果TMENTRY＝“H”電平、INTA4＝“H”電平和TMRESET＝“L”電平，則SAMBTOUT2被該電路維持為“H”電平(激活電平)。如果TMENTRY＝“L”電平、INTA4＝“L”電平和TMRESET＝“H”電平，則SAMBTOUT2被維持為“L”電平(非激活電平)。SAMBTOUT2＝“H”電平表示已進(jìn)入SAMBTOUT2測(cè)試模式的狀態(tài)，SAMBTOUT2＝“L”電平表示未進(jìn)入SAMBTOUT2測(cè)試模式的狀態(tài)。
圖19所示的WL激活電路140被連接到行地址信號(hào)線WLAi(i＝0～8192)和字線WLi(i＝0～8191)上，供給升壓電壓VPP。該電路包含NAND電路653和倒相器654。
如果RXT＝“H”電平、WLAi＝“H”電平、SAMBTOUT＝“L”電平和SAMBTOUT2＝“L”電平，則該電路使字線WLi的電平上升為激活的“H”電平。如果RXT＝“L”電平，則字線WLi被非激活。
另外，如果進(jìn)入SAMBTOUT或SAMBTOUT2，則由于SAMBTOUT＝“H”電平或SAMBTOUT2＝“H”電平，所以字線未被激活。
圖20所示的測(cè)試執(zhí)行控制信號(hào)發(fā)生電路410與圖12所示的第1實(shí)施例的不同之處如下。如該圖所示，根據(jù)SAMBT、SAMBTW1、SAMBTW2、SAMBTOUT2，ZRESET的電平受ExOR電路355、倒相器356、倒相器357、倒相器358、NAND電路359控制。如果SAMBT、SAMBTW1、SAMBTW2、SAMBTOUT2中的某一個(gè)被激活為“H”電平，則該電路使ZRESET成為與該激活同步的單拍脈沖“L”電平(非激活電平)。
根據(jù)RXT、SAMBTOUT、SAMBTW1、SAMBTOUT2、/RAS，SALATOUT受倒相器360、倒相器361、ExOR電路382、AND電路383、倒相器384、NAND電路385、倒相器386、倒相器357、NAND電路388、NAND電路389控制。如果在SAMBOUT2＝“H”電平的狀態(tài)下RXT被激活為“H”電平，則該電路使SALATOUT成為滯后于該激活的單拍脈沖“H”電平(激活電平)。讀出放大器激活信號(hào)SON也成為滯后于RXT＝“H”電平的激活的單拍脈沖“H”電平(激活電平)，但依賴于所連接的電路元件的數(shù)目，SON＝“H”電平要滯后于SALATOUT＝“H”電平。另外，SALATOUT的激活受被輸入給NAND電路388的行地址選通信號(hào)/RAS控制。即，如果/RAS＝“H”電平，則SALATOUT＝“L”電平(非激活電平)。
因此，如果/RAS成為“L”電平的時(shí)間寬度Δt很短，則SALATOUT的單拍脈沖寬度也變短。如果SALATOUT的單拍脈沖寬度變短，則N溝道MOS晶體管208導(dǎo)通的時(shí)間變短，位線BL的電位增量ΔV減少。
隨著該位線BL的電位增加，讀出放大器12通常將位線BL的電位放大為“H”電平，將位線/BL的電位放大為“L”電平。但是，如果電位增量ΔV減小，則性能不良的讀出放大器無法將其正確地放大，會(huì)錯(cuò)誤地將位線BL的電位放大為“L”電平，將位線/BL的電位放大為“H”電平。
因此，電位增量ΔV減少，也可將能夠正確地進(jìn)行放大的讀出放大器評(píng)價(jià)為性能良好者，而將錯(cuò)誤地進(jìn)行放大的讀出放大器評(píng)價(jià)為性能不良者。
(工作)接著，參照?qǐng)D21的時(shí)序圖說明讀出放大器12的性能測(cè)試工作。
(1)首先，在10ns～1ns的范圍內(nèi)將/RAS＝“L”電平的時(shí)間寬度Δt各減少1ns，重復(fù)進(jìn)行以下的處理。
(2)SAMBTOUT2模式進(jìn)入首先，如果從外部輸入/RAS＝“L”電平、/CAS＝“L”電平、/WE＝“L”電平、A4＝“H”電平和A7＝“H”電平，則內(nèi)部信號(hào)發(fā)生電路120輸出INTZRAS＝“L”電平、INTZCAS＝“L”電平、INTZWE＝“L”電平、INTA4＝“H”電平和INTA7＝“H”電平。
由于INTZRAS＝“L”電平、INTZCAS＝“L”電平、INTZWE＝“L”電平、INTA7＝“H”電平，測(cè)試模式進(jìn)入/復(fù)位電路150輸出TMENTRY＝“H”電平。
由于INTA4＝“H”電平和TMENTRY＝“H”電平，測(cè)試模式類別信號(hào)發(fā)生電路400閂鎖SAMBTOUT2＝“H”電平。
由于SAMBTOUT2＝“H”電平，測(cè)試執(zhí)行控制信號(hào)發(fā)生電路410輸出ZRESET＝“L”電平(單拍脈沖)。
由于ZRESET＝“L”電平，RS觸發(fā)器RS閂鎖SABLO＝“L”電平。由于ZRESET＝“L”電平，RS觸發(fā)器RSZ閂鎖SAZBLO＝“L”電平。由此，NAND電路207輸出“H”電平。
(3)ACT模式其次，如果從外部輸入/RAS＝“L”電平、/CAS＝“H”電平和/WE＝“H”電平，則內(nèi)部信號(hào)發(fā)生電路120輸出INTZRAS＝“L”電平、INTZCAS＝“H”電平、INTZWE＝“H”電平。
由于INTZRAS＝“L”電平、INTZCAS＝“H”電平和INTZWE＝“H”電平，指令譯碼電路130輸出行激活信號(hào)RXT＝“H”電平。由于SAMBTOUT2＝“H”電平，WL激活電路640不使字線WLi成為“H”電平。
由于行激活信號(hào)RXT＝“H”電平，測(cè)試信號(hào)執(zhí)行控制電路410使讀出放大器激活信號(hào)SON＝“H”電平。另外，由于行激活信號(hào)RXT＝“H”電平、SAMBTOUT2＝“H”電平和/RAS＝“L”電平，測(cè)試信號(hào)執(zhí)行控制電路410在讀出放大器激活信號(hào)SON＝“H”電平前使SALATOUT＝“H”電平(單拍脈沖)。如果/RAS＝“L”電平，則SALATOUT成為“L”電平。因此，通過調(diào)整/RAS＝“L”電平的時(shí)間寬度Δt，可調(diào)整SALATOUT＝“H”電平的脈沖寬度。
由于NAND電路207輸出“H”電平，N溝道MOS晶體管208因SALATOUT＝“H”電平而導(dǎo)通，BL成為VDDS/2+ΔV。如果SALATOUT＝“H”電平的脈沖寬度縮短，則由于N溝道MOS晶體管208導(dǎo)通的時(shí)間縮短，故ΔV減小。
由于讀出放大器激活信號(hào)SON＝“H”電平，讀出放大器12被激活。如果電位差ΔV足夠大，則讀出放大器12對(duì)電位差ΔV進(jìn)行放大，得到BL＝“H”電平，/BL＝“L”電平。但是，如果電位差ΔV減小，則讀出放大器12不能對(duì)電位差ΔV進(jìn)行正確的放大。其結(jié)果是，往往得到與原來不同的結(jié)果BL＝“H”電平，/BL＝“L”電平。
(4)READ模式接著，如果從外部輸入/RAS＝“H”電平、/CAS＝“L”電平和/WE＝“H”電平，則內(nèi)部信號(hào)發(fā)生電路120輸出INTZRAS＝“H”電平、INTZCAS＝“L”電平和INTZWE＝“H”電平。
由于INTZRAS＝“H”電平、INTZCAS＝“L”電平和INTZWE＝“H”電平，指令譯碼電路130輸出讀工作指示信號(hào)/RE＝“H”電平。
由于讀工作指示信號(hào)/RE＝“H”電平，列譯碼器5從列地址緩沖器3取入內(nèi)部地址信號(hào)INTA0～14。按照內(nèi)部地址信號(hào)INTA0～14的15比特的邏輯狀態(tài)，列譯碼器5將列選擇線CSLj(j＝0～32767中的某一個(gè))的電位上升到選擇電平的“H”電平。由此，與該列選擇線CSLj連接的列選擇門11的N溝道MOS晶體管21和22導(dǎo)通，連接到該列選擇門的位線對(duì)BL和/BL與數(shù)據(jù)輸入輸出線對(duì)GPIO(GIO和/GIO)相耦合。
而且，由于/RE＝“H”電平，前置放大器101被激活。如果讀出放大器正確地進(jìn)行放大，則由于BL＝“H”電平、/BL＝“L”電平，“H”電平被傳送給輸入輸出端子DQ。另一方面，在讀出放大器錯(cuò)誤地進(jìn)行放大的情況下，由于BL＝“L”電平、/BL＝“H”電平，“L”電平被傳送給輸入輸出端子DQ。
(5)改變列選擇線CSLj(j＝0～32767的全部)中的j，將上述的(4)的處理重復(fù)32768次。
(6)PRE模式接著，如果從外部輸入/RAS＝“L”電平、/CAS＝“H”電平和/WE＝“L”電平，則內(nèi)部信號(hào)發(fā)生電路120輸出INTZRAS＝“L”電平、INTZCAS＝“H”電平、INTZWE＝“L”電平。
由于INTZRAS＝“L”電平、INTZCAS＝“H”電平和INTZWE＝“L”電平，指令譯碼電路130閂鎖行激活信號(hào)RXT＝“L”電平。
由于行激活信號(hào)RXT＝“L”電平，測(cè)試信號(hào)執(zhí)行控制電路410使位線均衡信號(hào)BLEQ＝“H”電平。由于位線均衡信號(hào)BLEQ＝“H”電平，均衡器13被激活。由此，位線BL和/BL的電位成為VBL(＝VIDDS/2)的固定狀態(tài)。
另外，由于行激活信號(hào)RXT＝“L”電平，測(cè)試信號(hào)執(zhí)行控制電路410使讀出放大器激活信號(hào)SON＝“L”電平。
接著，參照?qǐng)D22A、圖22B和圖22C，示出讀出放大器12的性能測(cè)試結(jié)果的例子。在使Δt改變時(shí)，該圖示出被傳送到輸入輸出端子的數(shù)據(jù)，即讀出了的數(shù)據(jù)。
參照?qǐng)D22A中示出的讀出放大器A的結(jié)果，在該讀出放大器A中，全部“H”電平(正確的結(jié)果)在10ns～1ns的范圍內(nèi)被讀出。因此，該讀出放大器A可被評(píng)價(jià)為性能優(yōu)良。
參照?qǐng)D22B中示出的讀出放大器B的結(jié)果，如果Δt低至2ns，被該讀出放大器B讀出的數(shù)據(jù)成為“L”電平(錯(cuò)誤的結(jié)果)。因此，該讀出放大器B可被評(píng)價(jià)為性能低劣。
參照?qǐng)D22C中示出的讀出放大器C的結(jié)果，如果Δt低至2ns，被該讀出放大器C讀出的數(shù)據(jù)在“H”電平(正確的結(jié)果)與“L”電平(錯(cuò)誤的結(jié)果)之間變動(dòng)。因此，該讀出放大器C可被評(píng)價(jià)為性能低劣。
如上所述，在本實(shí)施例中，由于與第1實(shí)施例有相同的結(jié)構(gòu)，可有意將位線對(duì)的電位變化做得很微小，由此可評(píng)價(jià)讀出放大器的性能。
本發(fā)明并不限定于上述實(shí)施例，當(dāng)然也包含例如以下的變例。
(1)雖然本實(shí)施例的DRAM除第1實(shí)施例的測(cè)試數(shù)據(jù)寫入和讀出功能外，還具有讀出放大器的性能評(píng)價(jià)功能，但也可只具有讀出放大器的性能評(píng)價(jià)功能。
(2)SALATOUT與第1實(shí)施例一樣，也可用升壓電壓VPP激活。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)器，它具有進(jìn)行讀出存儲(chǔ)單元的數(shù)據(jù)的測(cè)試的測(cè)試模式，其特征在于，包括第1電路，與位線對(duì)對(duì)應(yīng)地設(shè)置，分別多次輸入該位線對(duì)的兩位線的數(shù)據(jù)，如果被多次輸入的各位線的數(shù)據(jù)為相同的數(shù)據(jù)，則輸出第1邏輯值，為不同的數(shù)據(jù)，則輸出第2邏輯值；第1控制電路，依次激活與多個(gè)存儲(chǔ)單元連接的多條字線，由此使與上述存儲(chǔ)單元對(duì)應(yīng)的位線對(duì)的數(shù)據(jù)依次輸入到上述第1電路；以及第2控制電路，在被上述第1控制電路控制的處理結(jié)束后，將上述第1電路的輸出傳送給上述位線對(duì)的某一位線，將與該位線對(duì)的電位對(duì)應(yīng)的數(shù)據(jù)輸出到外部。
2.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器，其特征在于上述第1控制電路在激活上述多條字線中的第1條字線前，傳送使上述第1電路復(fù)位的復(fù)位信號(hào)。
3.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器，其特征在于在讀出放大器激活后，上述第1控制電路激活第1控制信號(hào)，上述第1電路與上述位線對(duì)的各位線對(duì)應(yīng)地包含邏輯電路和觸發(fā)器，上述邏輯電路被輸入對(duì)應(yīng)的位線的數(shù)據(jù)和上述第1控制信號(hào)，根據(jù)上述第1控制信號(hào)的激活將上述位線的數(shù)據(jù)輸出到上述觸發(fā)器的置位輸入端子。
4.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器，其特征在于在被上述第1控制電路控制的處理結(jié)束后，行激活信號(hào)被激活前，上述第2控制電路根據(jù)規(guī)定的外部信號(hào)激活示出進(jìn)入了第2測(cè)試模式的狀態(tài)的信號(hào)，基于該信號(hào)的激活，可抑制伴隨行激活信號(hào)的激活而引起的字線的激活。
5.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器，其特征在于包括2個(gè)觸發(fā)器，上述第1電路每激活1條字線，兩位線的數(shù)據(jù)就被輸入到置位輸入端子；邏輯電路，上述2個(gè)觸發(fā)器的輸出被輸入其中；以及開關(guān)，被設(shè)置在上述邏輯電路的輸出與上述位線對(duì)的某一位線之間，因第2控制信號(hào)的激活而導(dǎo)通，在被上述第1控制電路控制的處理結(jié)束后，讀出放大器的激活前，上述第2控制電路激活上述第2控制信號(hào)。
6.如權(quán)利要求5所述的半導(dǎo)體存儲(chǔ)器，其特征在于上述第2控制電路根據(jù)規(guī)定的外部信號(hào)激活行激活信號(hào)，滯后于該行激活信號(hào)的激活，用單拍脈沖激活上述第2控制信號(hào)。
7.如權(quán)利要求6所述的半導(dǎo)體存儲(chǔ)器，其特征在于采用與對(duì)字線升壓用的電壓相同的電壓，上述第2控制電路使上述第2控制信號(hào)激活。
8.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器，其特征在于在上述測(cè)試數(shù)據(jù)的圖形示出單元檢驗(yàn)器，用半間距單元配置結(jié)構(gòu)構(gòu)成存儲(chǔ)器陣列時(shí)，包括第1執(zhí)行控制電路，采用上述第1控制電路依次激活第4m+1條和第4m+2條(m為0以上的整數(shù))的字線并執(zhí)行處理，其后，執(zhí)行由上述第2控制電路進(jìn)行的處理；以及第2執(zhí)行控制電路，采用上述第1控制電路依次激活第4m+0條和第4m+3條(m為0以上的整數(shù))的字線并執(zhí)行處理，其后，執(zhí)行由上述第2控制電路進(jìn)行的處理。
9.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器，其特征在于上述第1電路包含對(duì)應(yīng)于上述各位線對(duì)的各位線而設(shè)置的、輸入該位線的數(shù)據(jù)和第1控制信號(hào)的邏輯電路以及上述邏輯電路的輸出被輸入到置位輸入端子的觸發(fā)器，還包含對(duì)應(yīng)于上述各位線的2個(gè)上述觸發(fā)器的輸出被輸入其中的邏輯電路以及被設(shè)置在上述邏輯電路的輸出與上述位線對(duì)的某一位線之間、因第2控制信號(hào)的激活而導(dǎo)通的開關(guān)，上述第1控制電路控制下述工作模式的執(zhí)行第1工作模式，根據(jù)規(guī)定的外部信號(hào)生成示出進(jìn)入了第1測(cè)試模式的狀態(tài)的信號(hào)，基于該信號(hào)用單拍脈沖生成復(fù)位信號(hào)，傳送給上述觸發(fā)器的復(fù)位輸入端子；第2工作模式，根據(jù)規(guī)定的外部控制信號(hào)激活行激活信號(hào)，根據(jù)外部地址信號(hào)激活對(duì)應(yīng)的字線，在讀出放大器的激活后使之滯后于上述行激活信號(hào)的激活，用單拍脈沖激活上述第1控制信號(hào)；以及第3工作模式，根據(jù)規(guī)定的外部控制信號(hào)非激活行激活信號(hào)，據(jù)此激活位線均衡信號(hào)，上述第2控制電路控制下述工作模式的執(zhí)行第4工作模式，根據(jù)規(guī)定的外部控制信號(hào)激活示出進(jìn)入了第2測(cè)試模式的狀態(tài)的信號(hào)；第5工作模式，根據(jù)規(guī)定的外部控制信號(hào)激活行激活信號(hào)，借助于示出進(jìn)入了上述第2測(cè)試模式的狀態(tài)的信號(hào)的激活來抑制伴隨該信號(hào)的激活而引起的字線的激活，進(jìn)而滯后于行激活信號(hào)的激活，在讀出放大器的激活前用單拍脈沖激活上述第2控制信號(hào)；第6工作模式，根據(jù)規(guī)定的外部控制信號(hào)激活讀工作指示信號(hào)，使對(duì)應(yīng)于用外部地址信號(hào)指定的列的位線對(duì)的數(shù)據(jù)輸出到外部端子；以及第7工作模式，根據(jù)規(guī)定的外部控制信號(hào)非激活行激活信號(hào)，據(jù)此激活位線均衡信號(hào)。
10.一種半導(dǎo)體存儲(chǔ)器，它具有將測(cè)試數(shù)據(jù)寫入存儲(chǔ)器陣列的模式，其特征在于，包括對(duì)每一位線對(duì)設(shè)置的第1電路；以及控制電路，依次激活多條字線，根據(jù)已被激活的位線的配置將上述第1電路的輸出供給上述位線對(duì)的某一位線，使上述位線對(duì)的電位從預(yù)充電電壓變化，利用變化了的上述位線對(duì)的電位將測(cè)試數(shù)據(jù)寫入到與該激活的字線連接的存儲(chǔ)單元。
11.如權(quán)利要求10所述的半導(dǎo)體存儲(chǔ)器，其特征在于上述第1電路包含輸出恒定的邏輯狀態(tài)的第2電路；以及被設(shè)置在上述第2電路與上述位線對(duì)的各位線之間的、因第1控制信號(hào)的激活而導(dǎo)通的第1開關(guān)和因第2控制信號(hào)的激活而導(dǎo)通的第2開關(guān)，上述控制電路在讀出放大器的激活后，根據(jù)被激活了的字線的配置激活上述第1控制信號(hào)或上述第2控制信號(hào)的某一個(gè)。
12.如權(quán)利要求11所述的半導(dǎo)體存儲(chǔ)器，其特征在于在上述測(cè)試數(shù)據(jù)的圖形示出單元檢驗(yàn)器，用半間距單元配置結(jié)構(gòu)構(gòu)成存儲(chǔ)器陣列時(shí)，在上述控制電路使第4m+1條或第4m+2條(m為0以上的整數(shù))的字線激活時(shí)，總是使上述第1控制信號(hào)或上述第2控制信號(hào)的某一方激活，在上述控制電路使第4m+0條或第4m+3條(m為0以上的整數(shù))的字線激活時(shí)，總是使另一控制信號(hào)激活。
13.如權(quán)利要求10所述的半導(dǎo)體存儲(chǔ)器，其特征在于上述第1電路包含對(duì)應(yīng)于上述位線對(duì)的各位線而設(shè)置的觸發(fā)器；對(duì)應(yīng)于上述各位線的2個(gè)上述觸發(fā)器的輸出被輸入其中的邏輯電路；以及被設(shè)置在上述邏輯電路的輸出與上述位線對(duì)的各位線之間的、因第1控制信號(hào)的激活而導(dǎo)通的第1開關(guān)和因第2控制信號(hào)的激活而導(dǎo)通的第2開關(guān)，上述控制電路控制下述工作模式的執(zhí)行第1工作模式，根據(jù)規(guī)定的外部信號(hào)生成示出進(jìn)入了測(cè)試模式的狀態(tài)的信號(hào)，基于該信號(hào)用單拍脈沖生成復(fù)位信號(hào)，傳送給上述觸發(fā)器的復(fù)位輸入端子；第2工作模式，根據(jù)規(guī)定的外部控制信號(hào)激活行激活信號(hào)，在讀出放大器的激活后根據(jù)激活了的字線的配置，使之滯后于上述行激活信號(hào)的激活，用單拍脈沖激活上述第1控制信號(hào)或上述第2控制信號(hào)的某一種；以及第3工作模式，根據(jù)規(guī)定的外部控制信號(hào)非激活行激活信號(hào)，據(jù)此激活位線均衡信號(hào)。
14.一種半導(dǎo)體存儲(chǔ)器，它包括測(cè)試讀出放大器的性能的模式，其特征在于，包括第1電路，與位線對(duì)對(duì)應(yīng)地設(shè)置，輸出恒定的邏輯狀態(tài)；第2電路，由被設(shè)置在上述第1電路與上述位線對(duì)的某一位線之間，因控制信號(hào)的激活而導(dǎo)通的開關(guān)構(gòu)成；第1控制電路，根據(jù)行激活指示，在讀出放大器的激活后激活上述控制信號(hào)，如果規(guī)定的外部信號(hào)成為恒定的邏輯值，則上述控制信號(hào)被非激活；以及第2控制電路，根據(jù)位線對(duì)的讀出指示，將對(duì)應(yīng)于被讀出放大器放大的該位線對(duì)的電位的數(shù)據(jù)輸出到外部。
15.如權(quán)利要求14所述的半導(dǎo)體存儲(chǔ)器，其特征在于上述第1電路由與位線對(duì)的各位線對(duì)應(yīng)地設(shè)置的觸發(fā)器和與上述各位線對(duì)應(yīng)的2個(gè)上述觸發(fā)器的輸出被輸入其中的邏輯電路構(gòu)成，上述第1控制電路控制下述工作模式的執(zhí)行第1工作模式，根據(jù)規(guī)定的外部信號(hào)生成示出進(jìn)入了測(cè)試模式的狀態(tài)的信號(hào)，基于該信號(hào)用單拍脈沖生成復(fù)位信號(hào)，傳送給上述觸發(fā)器的復(fù)位輸入端子；以及第2工作模式，根據(jù)規(guī)定的外部控制信號(hào)激活行激活信號(hào)，借助于示出進(jìn)入了上述測(cè)試模式的狀態(tài)的信號(hào)的激活來抑制伴隨該信號(hào)的激活而引起的字線的激活，進(jìn)而使之滯后于行激活信號(hào)的激活，在讀出放大器的激活前用單拍脈沖激活上述控制信號(hào)，如果上述規(guī)定的外部控制信號(hào)成為恒定的邏輯值，則上述控制信號(hào)被非激活，上述第2控制電路控制下述工作模式的執(zhí)行第3工作模式，根據(jù)規(guī)定的外部控制信號(hào)激活讀工作指示信號(hào)，使對(duì)應(yīng)于用外部地址信號(hào)指定的列的位線對(duì)的數(shù)據(jù)輸出到外部端子；以及第4工作模式，根據(jù)規(guī)定的外部控制信號(hào)非激活行激活信號(hào)，據(jù)此激活位線均衡信號(hào)。
全文摘要
在讀出時(shí)即使被激活的字線切換，位線對(duì)的電位也總是相同的情況下，輸入兩位線的閂鎖數(shù)據(jù)的NAND電路(207)的輸出為“L”電平，在位線對(duì)的電位變化的情況下，NAND電路(207)的輸出為“H”電平。在寫入時(shí)，NAND電路(207)的輸出為“L”電平。在讀出時(shí)，對(duì)與位線BL和NAND電路(207)連接的第1晶體管(208)的柵輸入“H”電平。在寫入時(shí)，對(duì)與位線/BL和NAND電路(207)連接的第2晶體管(209)的柵輸入“H”電平。根據(jù)NAND電路(207)的輸出，給位線對(duì)帶來電位變化。
文檔編號(hào)G01R31/28GK1474416SQ03110218
公開日2004年2月11日 申請(qǐng)日期2003年4月7日 優(yōu)先權(quán)日2002年8月9日
發(fā)明者伊藤孝 申請(qǐng)人:三菱電機(jī)株式會(huì)社