專(zhuān)利名稱(chēng)：無(wú)須使用邏輯模擬的用于對(duì)復(fù)雜ic的設(shè)計(jì)進(jìn)行校驗(yàn)的方法和裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于對(duì)復(fù)雜IC的設(shè)計(jì)進(jìn)行校驗(yàn)的方法和裝置，更具體地說(shuō)，涉及用于無(wú)須使用邏輯模擬，通過(guò)以高速度和低成本使用基于事件的測(cè)試系統(tǒng)，對(duì)復(fù)雜IC(諸如系統(tǒng)芯片SoC)的設(shè)計(jì)進(jìn)行評(píng)估和校驗(yàn)(validation)的方法和裝置。
背景技術(shù)：
目前，VLSI設(shè)計(jì)使用高級(jí)描述語(yǔ)言，諸如Verilog和VHDL以塊和子塊進(jìn)行描述。然后，使用Verilog/VHDL邏輯模擬器，以行為級(jí)和門(mén)級(jí)對(duì)這些Verilog/VHDL設(shè)計(jì)進(jìn)行模擬。這種設(shè)計(jì)環(huán)境稱(chēng)為電子設(shè)計(jì)自動(dòng)化(EDA)環(huán)境。EDA環(huán)境中的模擬旨在將設(shè)計(jì)制作成硅IC之前檢查其功能性和性能。目前，模擬速度太慢以致不能進(jìn)行整個(gè)芯片模擬，因此，當(dāng)今的設(shè)計(jì)僅可以部分地進(jìn)行驗(yàn)證。
設(shè)計(jì)校驗(yàn)是復(fù)雜IC設(shè)計(jì)中最重要和最困難的一個(gè)任務(wù)，因?yàn)闆](méi)有完整的功能驗(yàn)證，就不會(huì)發(fā)現(xiàn)并去除設(shè)計(jì)錯(cuò)誤。同時(shí)，整個(gè)芯片級(jí)的設(shè)計(jì)校驗(yàn)在產(chǎn)品開(kāi)發(fā)周期中是絕對(duì)必要的。因?yàn)槟壳霸O(shè)計(jì)上的較慢的模擬速度以及較大的規(guī)模，用當(dāng)今的工具和方法(見(jiàn)M.Keating和P.Bricaud，“Reuse methodology manual for system-on-a-chipdesign”，Kluwer academic publishers，0-7923-8175-0，1998；R.Rajsuman，“System-on-a-ChipDesign and Test”，Artech HousePublishers Inc.，ISBN 1-58053-107-5，2000)，芯片級(jí)的設(shè)計(jì)校驗(yàn)幾乎是不可能實(shí)現(xiàn)的任務(wù)。
設(shè)計(jì)校驗(yàn)是任何系統(tǒng)設(shè)計(jì)項(xiàng)目，諸如上述的SoC設(shè)計(jì)(R.Rajsuman，“System-on-a-ChipDesign and Test”，2000)中最重要的一個(gè)任務(wù)。設(shè)計(jì)校驗(yàn)是指確定系統(tǒng)可以做到它想要做的事情。從本質(zhì)上說(shuō)，其提供了系統(tǒng)操作方面的置信度。設(shè)計(jì)校驗(yàn)的目的是證明產(chǎn)品的確按預(yù)期工作(發(fā)現(xiàn)它是否按預(yù)期工作)。復(fù)雜IC的設(shè)計(jì)校驗(yàn)可被視為對(duì)硬件操作的校驗(yàn)，包括功能性和時(shí)序性能。在如今的技術(shù)中，設(shè)計(jì)校驗(yàn)通過(guò)大量行為、邏輯和時(shí)序模擬，和/或通過(guò)仿真，和/或通過(guò)硬件原型來(lái)獲得。
在IC設(shè)計(jì)的開(kāi)始階段，伴隨著規(guī)格的開(kāi)發(fā)(specificationdevelopment)和RTL(寄存器傳輸級(jí))編碼，行為模型被開(kāi)發(fā)出來(lái)，以便能創(chuàng)建用于系統(tǒng)模擬的測(cè)試平臺(tái)(testbench)。在開(kāi)始階段，目標(biāo)通常是開(kāi)發(fā)一組好的塊級(jí)測(cè)試程序組(test suites)和測(cè)試實(shí)例(test cases)，這是在寄存器傳輸級(jí)(RTL)設(shè)計(jì)和功能模型被確定時(shí)完成的。有效的校驗(yàn)取決于測(cè)試質(zhì)量和測(cè)試平臺(tái)的完備性、各個(gè)模型的抽象層次、EDA工具和模擬環(huán)境。
設(shè)計(jì)校驗(yàn)策略遵循設(shè)計(jì)層次。首先，以獨(dú)立的方式檢查葉片級(jí)(leaf level)塊的正確性。在這些塊的功能性檢查之后，按照交互的類(lèi)型和數(shù)據(jù)的內(nèi)容，檢查這些塊之間的接口的正確性。
下一個(gè)及最重要的一個(gè)步驟是在整個(gè)芯片模型上運(yùn)行應(yīng)用程序軟件或等效測(cè)試平臺(tái)。由于軟件的應(yīng)用僅能通過(guò)芯片上軟件的運(yùn)行時(shí)間執(zhí)行來(lái)驗(yàn)證，因此需要硬件-軟件的協(xié)同模擬。協(xié)同模擬能在指令集體系結(jié)構(gòu)(ISA)級(jí)、總線功能模型(BFM)級(jí)或使用行為C/C++模型實(shí)現(xiàn)。除協(xié)同模擬外，目前使用的用于校驗(yàn)的其他技術(shù)是仿真和/或硬件原型(見(jiàn)C.Flynn“Developing an emulationenvironment”，Integrated System Design Magazine，pp.46-52，April2001；A.Dieckman“HW-SW”co-verification with emulation，co-simulaion and FPGA based prototyping”，Proceedings of Design andTest in Europe，pp.98-101，2001；R.Ulrich et al.“Debugging of FPGAbased prototypes-A case study”，Proceedings of Design and Test inEurope，pp.109-113，2001)。
仿真系統(tǒng)的成本非常高(百萬(wàn)美元的量級(jí))。但是，其速度遠(yuǎn)遠(yuǎn)快于協(xié)同模擬的速度(仿真提供約100K至1M時(shí)鐘周期/秒的速度)。在設(shè)計(jì)的不同級(jí)的模擬速度的大致比較的說(shuō)明如圖1所示。在這里，如上所述，BFM表示總線功能模型級(jí)，ISA表示指令集體系結(jié)構(gòu)級(jí)，以及RTL表示寄存器傳輸級(jí)。另外，圖1中的“Logic”表示例如用在網(wǎng)表(netlist)中的門(mén)級(jí)?，F(xiàn)有的任何工具和方法學(xué)都不允許大量運(yùn)行用于設(shè)計(jì)校驗(yàn)的軟件應(yīng)用程序，因此，只有有限數(shù)量的芯片的功能可以被確認(rèn)。
盡管可由工程師使第一個(gè)硅(silicon)具有完整功能而做出最佳嘗試，但是當(dāng)以晶片級(jí)進(jìn)行測(cè)試時(shí)，僅約80％的設(shè)計(jì)可以正確地工作，而當(dāng)?shù)谝淮畏湃胂到y(tǒng)中時(shí)，則有一半以上出現(xiàn)失敗。這主要是因?yàn)槿狈米銐驍?shù)量的實(shí)際軟件應(yīng)用程序運(yùn)行的系統(tǒng)級(jí)校驗(yàn)。由于設(shè)計(jì)校驗(yàn)因使用EDA模擬工具而非常麻煩且仍然較慢，因此基于FPGA的原型技術(shù)仍顯差強(qiáng)人意(見(jiàn)A.Dieckman“HW-SWco-verification with emulation，co-simulation and FPGA basedprototyping”，Proceedings of Design and Test in Europe，pp.98-101，2001；R.Ulrich et al.“Debugging of FPGA based prototypes-A casestudy”，Proceedings of Design and Test in Europe，pp.109-113，2001)。
因此，在當(dāng)今技術(shù)中執(zhí)行設(shè)計(jì)校驗(yàn)的唯一方法是通過(guò)硅原型，諸如，制作ASIC本身。圖2示例說(shuō)明了現(xiàn)有技術(shù)中的產(chǎn)品開(kāi)發(fā)周期。如圖2所示，制作出原型硅。使用該原型硅來(lái)開(kāi)發(fā)可在其上執(zhí)行整個(gè)功能校驗(yàn)(系統(tǒng)內(nèi)測(cè)試)的系統(tǒng)板。調(diào)試原型芯片的操作中的所有錯(cuò)誤。改正設(shè)計(jì)并最終執(zhí)行批量生產(chǎn)。
更具體地說(shuō)，在圖2中，在階段21設(shè)計(jì)者研究待設(shè)計(jì)的復(fù)雜IC的要求?；谠陔A段21中的這些要求，設(shè)計(jì)者在階段22確定IC的規(guī)格。在階段23中的設(shè)計(jì)入口過(guò)程中，使用高級(jí)語(yǔ)言諸如Verilog/VHDL，用塊和子塊描述IC。在階段24中，通過(guò)設(shè)計(jì)驗(yàn)證過(guò)程25，典型地，通過(guò)使用初始測(cè)試平臺(tái)28的邏輯/時(shí)序模擬執(zhí)行初始設(shè)計(jì)評(píng)估。作為邏輯模擬的結(jié)果，將產(chǎn)生輸入/輸出文件或VCD(改值轉(zhuǎn)儲(chǔ)value change dump)文件29。VCD文件29中的數(shù)據(jù)是輸入和輸出事件關(guān)于時(shí)間長(zhǎng)度或延遲的列表，即事件格式的數(shù)據(jù)。
基于上述產(chǎn)生的設(shè)計(jì)數(shù)據(jù)，在由數(shù)字30表示的過(guò)程中建立硅原型。在該過(guò)程中，在階段31，進(jìn)行制作以便獲得硅原型33。在階段32和35中檢查獲得的硅原型的任何錯(cuò)誤。如今，這種測(cè)試是通過(guò)使用IC測(cè)試器來(lái)進(jìn)行的，IC測(cè)試器是一種基于周期的測(cè)試系統(tǒng)，該測(cè)試系統(tǒng)具有用于以周期格式生成基于測(cè)試模式(testpattern)數(shù)據(jù)的測(cè)試向量的體系結(jié)構(gòu)。
基于周期的測(cè)試系統(tǒng)(ATE系統(tǒng))不能直接利用在EDA環(huán)境下產(chǎn)生的VCD文件29，因?yàn)樵揤CD文件為事件格式。因此，在周期化步驟34中，將VCD文件中的測(cè)試向量轉(zhuǎn)換成周期格式數(shù)據(jù)。另外，在步驟34中，必須基于周期格式數(shù)據(jù)開(kāi)發(fā)測(cè)試程序，因?yàn)槭录袷降臏y(cè)試向量常常不能完全地轉(zhuǎn)換成周期格式的測(cè)試向量。當(dāng)然，目前通過(guò)IC測(cè)試器的這種驗(yàn)證仍包含不完全和不準(zhǔn)確的結(jié)果。并且對(duì)基于周期的測(cè)試系統(tǒng)來(lái)說(shuō)，將來(lái)自EDA環(huán)境的事件格式數(shù)據(jù)轉(zhuǎn)換成周期格式的測(cè)試模式數(shù)據(jù)還非常耗時(shí)。
在設(shè)計(jì)校驗(yàn)和調(diào)試過(guò)程40中，在硅原型33上執(zhí)行系統(tǒng)內(nèi)測(cè)試37，從而進(jìn)一步對(duì)硅原型33進(jìn)行校驗(yàn)。在系統(tǒng)內(nèi)測(cè)試37中，將硅原型33安置在作為預(yù)期系統(tǒng)一部分的電路板上。在系統(tǒng)內(nèi)校驗(yàn)期間，在步驟39，檢測(cè)錯(cuò)誤和錯(cuò)誤原因并改正設(shè)計(jì)上的bug。由于這種系統(tǒng)內(nèi)測(cè)試既需要所設(shè)計(jì)的芯片的硅原型，又需要具有運(yùn)行該硅原型的應(yīng)用程序軟件的系統(tǒng)，因此不僅成本高而且耗時(shí)。
在圖2的硅原型階段30和校驗(yàn)階段40，通過(guò)設(shè)計(jì)工程師和測(cè)試工程師間的反復(fù)交互，發(fā)現(xiàn)設(shè)計(jì)錯(cuò)誤并確定這些錯(cuò)誤的原因以及改正這些設(shè)計(jì)錯(cuò)誤。通過(guò)使用新測(cè)試平臺(tái)45獲得最終設(shè)計(jì)41并實(shí)施用于最終設(shè)計(jì)41的邏輯/時(shí)序模擬43。然后，將該設(shè)計(jì)制作成硅49，并在硅49上執(zhí)行生產(chǎn)測(cè)試。
還應(yīng)注意到在如圖2所示的傳統(tǒng)流程中沒(méi)有閉合環(huán)路，即，從最初設(shè)計(jì)到原型硅到調(diào)試/校驗(yàn)到最終設(shè)計(jì)，所有步驟都是順序進(jìn)行的。因?yàn)樵擁樞蛱匦?，這些步驟極其耗時(shí)且昂貴，而且，在任何步驟中的任何錯(cuò)誤都需要復(fù)雜的重做。
為克服這些缺陷，本發(fā)明的相同受讓人已經(jīng)在U.S.專(zhuān)利申請(qǐng)No.09/428,746和No.09/941,396中提出了基于事件測(cè)試器的方法。在這些U.S.專(zhuān)利申請(qǐng)所公開(kāi)的方法中，使用原型硅和初始模擬測(cè)試平臺(tái)，連同EDA工具一起，用于使用基于事件的測(cè)試系統(tǒng)(事件測(cè)試器)的設(shè)計(jì)校驗(yàn)。為此，將EDA工具和模擬器鏈接到事件測(cè)試器，以便執(zhí)行原始設(shè)計(jì)模擬向量和測(cè)試平臺(tái)以及在測(cè)試平臺(tái)和測(cè)試向量中進(jìn)行修改，直到獲得滿意結(jié)果。因?yàn)镋DA工具與事件測(cè)試器連接，因此這些修改被捕獲，以便生成提供滿意結(jié)果的最終測(cè)試平臺(tái)。
在圖3中示例說(shuō)明了該方法中的例子。應(yīng)當(dāng)注意，該例子僅對(duì)本發(fā)明的受讓人來(lái)說(shuō)是一項(xiàng)常規(guī)的技術(shù)，而對(duì)公眾領(lǐng)域來(lái)說(shuō)則不是，更不是關(guān)于本發(fā)明的現(xiàn)有技術(shù)。圖2和3中的基本差異是圖3中的流程圖提供了從最初設(shè)計(jì)到調(diào)試/校驗(yàn)到改正bug到最終制作或批量生產(chǎn)的一個(gè)閉環(huán)。
根據(jù)前面提到的專(zhuān)利申請(qǐng)和圖3，為了完整的功能驗(yàn)證或芯片級(jí)的設(shè)計(jì)校驗(yàn)，在事件測(cè)試器上執(zhí)行設(shè)計(jì)模擬(初始測(cè)試平臺(tái))期間形成的完整的芯片級(jí)功能向量。這些測(cè)試向量也是事件格式的，一般由運(yùn)行在Verilog/VHDL模型或IC的行為模型上的軟件應(yīng)用程序生成。這些向量同時(shí)或在不同時(shí)間利用IC的不同部分，然而，IC的整體行為由組合響應(yīng)確定。在該步驟后，如圖3所示，一硅芯片被制作出來(lái)。
一旦該芯片變?yōu)榭捎?，就將其置于基于事件的系統(tǒng)上并執(zhí)行初始測(cè)試平臺(tái)的設(shè)計(jì)模擬向量以便檢驗(yàn)該芯片操作。更具體地說(shuō)，在圖3中，事件測(cè)試器52使用基于由VCD(改值轉(zhuǎn)儲(chǔ))文件29得到的事件數(shù)據(jù)生成的測(cè)試向量，測(cè)試硅原型33的功能。由于VCD文件29是事件格式，因此VCD文件29中的數(shù)據(jù)能夠直接用在事件測(cè)試器82中以便測(cè)試該設(shè)計(jì)。
將EDA工具，諸如模擬分析/調(diào)試55和波形編輯器/瀏覽器56通過(guò)接口67諸如API(應(yīng)用程序接口)連接到事件測(cè)試器52。事件測(cè)試器52包含用于編輯和瀏覽波形的軟件工具，諸如事件波形編輯器/瀏覽器58和DUT(待測(cè)裝置)波形編輯器/瀏覽器59。編輯器/瀏覽器58和59通過(guò)API接口67連接到EDA工具55和56，以便彼此通信以及訪問(wèn)公共數(shù)據(jù)庫(kù)。在事件測(cè)試器52中，可通過(guò)事件波形編輯器/瀏覽器58修改測(cè)試向量(事件)。
通過(guò)執(zhí)行這些測(cè)試向量，事件測(cè)試器52可產(chǎn)生測(cè)試結(jié)果文件53，該文件將通過(guò)測(cè)試平臺(tái)反饋69反饋至EDA設(shè)計(jì)環(huán)境和EDA工具。在事件測(cè)試器52上檢驗(yàn)該結(jié)果并在事件測(cè)試器52(編輯器/瀏覽器58和29)上改變/編輯事件，直到設(shè)備(期望設(shè)計(jì))的所有不正確操作被改正為止。事件中的這些變化產(chǎn)生新的測(cè)試平臺(tái)51。為獲得這些新的測(cè)試平臺(tái)和測(cè)試向量，將由測(cè)試平臺(tái)生成工具65、模擬分析工具55和波形瀏覽器56組成的EDA工具連接到事件測(cè)試器52。在圖3中，在這些過(guò)程后，在階段61完成最終硅制作(批量生產(chǎn))以產(chǎn)生將在生產(chǎn)測(cè)試階段63中進(jìn)行測(cè)試的最終IC裝置62。
圖3的方法仍然需要物理硅(原型)用于設(shè)計(jì)校驗(yàn)。因?yàn)榇嬖谥鴮?duì)物理硅的需求，因此該方法仍然昂貴。為克服該限制，上述U.S.專(zhuān)利申請(qǐng)No.09/941,396公開(kāi)了一種替代的方法，該方法使用初始設(shè)計(jì)說(shuō)明和其模擬測(cè)試平臺(tái)來(lái)生成新的測(cè)試平臺(tái)以及相應(yīng)的沒(méi)有bug的設(shè)備模型。在該方法中，設(shè)備的初始設(shè)計(jì)連同初始測(cè)試平臺(tái)被加載到事件測(cè)試器上。通過(guò)使用API接口，事件測(cè)試器也被連接至在初始設(shè)計(jì)期間使用的模擬器上。這樣，事件測(cè)試器包含以Verilog/VHDL描述的設(shè)計(jì)以及其所有邏輯、行為、BFM、ISA和應(yīng)用測(cè)試平臺(tái)。
使用該設(shè)備模型(初始設(shè)計(jì))和其測(cè)試平臺(tái)，在事件測(cè)試器上檢查結(jié)果。因?yàn)檎麄€(gè)環(huán)境和結(jié)果是事件格式的，因此，能很快注意到設(shè)備操作中的任何不正確操作。由于測(cè)試器允許編輯事件和時(shí)序標(biāo)度(time scaling)，因此對(duì)應(yīng)于這些不正確操作的事件被編輯，以便改正這些操作。當(dāng)所有不正確操作已被改正時(shí)，保存設(shè)備模型并生成新的測(cè)試平臺(tái)和測(cè)試向量。該保存的設(shè)備模型用于硅制作和批量生產(chǎn)。
依然存在的一個(gè)限制是，該方法仍然是基于模擬的，因此，速度仍然很慢。需要一種用于設(shè)計(jì)校驗(yàn)的新方法和裝置以便克服該限制。

發(fā)明內(nèi)容
因此，本發(fā)明的目的是提供一種方法和設(shè)備，其通過(guò)使用基于事件的測(cè)試系統(tǒng)，以高速和低成本對(duì)復(fù)雜IC的設(shè)計(jì)進(jìn)行校驗(yàn)，而無(wú)須使用邏輯模擬。
在本發(fā)明的第一方面中，對(duì)復(fù)雜IC的設(shè)計(jì)進(jìn)行校驗(yàn)的方法包括下列步驟將一現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)連接到一事件測(cè)試器；基于在EDA環(huán)境下產(chǎn)生的設(shè)計(jì)數(shù)據(jù)，通過(guò)所述事件測(cè)試器對(duì)所述FPGA進(jìn)行內(nèi)嵌編程(inline programming)，以在FPGA中建立一等效于預(yù)期IC的IC；通過(guò)所述事件測(cè)試器，將從IC設(shè)計(jì)數(shù)據(jù)得到的測(cè)試向量應(yīng)用于FPGA，并評(píng)估所述FPGA的響應(yīng)輸出；檢測(cè)所述響應(yīng)輸出中的錯(cuò)誤并通過(guò)修改所述FPGA的內(nèi)嵌編程來(lái)校正設(shè)計(jì)錯(cuò)誤；以及重復(fù)所述錯(cuò)誤檢測(cè)和設(shè)計(jì)校正步驟直到在所述事件測(cè)試器中獲得無(wú)錯(cuò)誤的設(shè)計(jì)數(shù)據(jù)為止。
最好，本發(fā)明的方法進(jìn)一步包括接收設(shè)計(jì)數(shù)據(jù)并轉(zhuǎn)換設(shè)計(jì)數(shù)據(jù)用于對(duì)FPGA進(jìn)行內(nèi)嵌編程的步驟。通過(guò)事件測(cè)試器對(duì)FPGA進(jìn)行內(nèi)嵌編程的步驟包括一通過(guò)事件測(cè)試器的控制總線將編程數(shù)據(jù)傳送至FPGA的步驟。
在本發(fā)明中，最好，應(yīng)用測(cè)試向量的步驟包括通過(guò)所述事件測(cè)試器，在所述FPGA上運(yùn)行在所述EDA環(huán)境下創(chuàng)建的測(cè)試平臺(tái)以及為預(yù)期IC準(zhǔn)備的應(yīng)用程序軟件的步驟。
本發(fā)明的方法進(jìn)一步包括通過(guò)在所述EDA環(huán)境下創(chuàng)建的測(cè)試平臺(tái)，抽取事件數(shù)據(jù)的步驟，以及將所抽取的事件數(shù)據(jù)安裝在所述事件測(cè)試器中，并基于該抽取的事件數(shù)據(jù)生成測(cè)試向量，以通過(guò)所述事件測(cè)試器的測(cè)試治具(test fixture)，將所述測(cè)試向量應(yīng)用于所述FPGA。
在本發(fā)明的第二方面中，對(duì)復(fù)雜IC的設(shè)計(jì)進(jìn)行校驗(yàn)的方法利用一仿真器板，而不是FPGA。該方法包括下述步驟將一仿真器板連接到一事件測(cè)試器；將一預(yù)期IC的設(shè)計(jì)數(shù)據(jù)提供給所述仿真器板以便所述仿真器板仿真所述預(yù)期IC的功能；通過(guò)所述事件測(cè)試器，將從IC設(shè)計(jì)數(shù)據(jù)得到的測(cè)試向量應(yīng)用于所述仿真器板，并評(píng)估所述仿真器板的響應(yīng)輸出；檢測(cè)所述響應(yīng)輸出中的錯(cuò)誤并通過(guò)修改提供給所述仿真器板的所述設(shè)計(jì)數(shù)據(jù)來(lái)校正設(shè)計(jì)錯(cuò)誤；以及重復(fù)所述錯(cuò)誤檢測(cè)和設(shè)計(jì)校正步驟直到在所述事件測(cè)試器中獲得無(wú)錯(cuò)誤的設(shè)計(jì)數(shù)據(jù)為止。
本發(fā)明的另一方面是一種用于對(duì)復(fù)雜IC的設(shè)計(jì)進(jìn)行校驗(yàn)的設(shè)備。該設(shè)計(jì)校驗(yàn)設(shè)備由不同裝置構(gòu)成，用于實(shí)現(xiàn)如上所述的設(shè)計(jì)校驗(yàn)方法，其利用事件測(cè)試器和FPGA的組合或事件測(cè)試器和仿真器板的組合，用于高速測(cè)試模型應(yīng)用和響應(yīng)評(píng)估以及設(shè)計(jì)調(diào)試和錯(cuò)誤校正。
根據(jù)本發(fā)明，使用事件測(cè)試器和FPGA的內(nèi)嵌編程，代替使用較慢的EDA模擬工具來(lái)對(duì)設(shè)計(jì)進(jìn)行校驗(yàn)，因?yàn)椴皇褂谜麄€(gè)芯片級(jí)的模擬并且應(yīng)用程序軟件在FPGA上可更快運(yùn)行(與模擬比較)，因此能完成當(dāng)今技術(shù)不可能實(shí)現(xiàn)的大量校驗(yàn)(extensive validation)。
因?yàn)閺脑O(shè)計(jì)校驗(yàn)流程中消除了較慢的模擬，因此在設(shè)計(jì)出樣(taped-out)用于制造之前，能夠完成大范圍設(shè)計(jì)校驗(yàn)，并且因?yàn)榇蠓秶O(shè)計(jì)校驗(yàn)變?yōu)榭赡?，因此消除了在批量生產(chǎn)前對(duì)原型的需要。本發(fā)明的校驗(yàn)方法非常有效、低成本并且在根本上不同于任何在前描述的系統(tǒng)。


圖1是表示在用于復(fù)雜IC的設(shè)計(jì)過(guò)程中的模擬速度和各個(gè)抽象層次間的關(guān)系的圖。
圖2是表示在傳統(tǒng)技術(shù)中，在設(shè)計(jì)校驗(yàn)中的過(guò)程的一個(gè)例子的示意圖。
圖3是表示受讓人和屬于U.S.專(zhuān)利申請(qǐng)No.09/941,396的內(nèi)部知識(shí)的設(shè)計(jì)校驗(yàn)的方法的一個(gè)例子的示意圖。
圖4是一個(gè)框圖，表示用于使用內(nèi)嵌編程FPGA結(jié)合事件測(cè)試器的本發(fā)明的設(shè)計(jì)校驗(yàn)的裝置和方法的基本結(jié)構(gòu)。
圖5是表示包含并行和串級(jí)鏈配置的本發(fā)明中FPGA結(jié)構(gòu)的一個(gè)例子的示意圖。
圖6是一個(gè)框圖，表示用于使用仿真器板結(jié)合事件測(cè)試器的本發(fā)明的設(shè)計(jì)校驗(yàn)的裝置和方法的基本結(jié)構(gòu)。
圖7A和7B是用于將圖3的方法與本發(fā)明進(jìn)行比較的示意圖。
具體實(shí)施例方式
在由本發(fā)明的相同受讓人擁有的在前申請(qǐng)中，在U.S.專(zhuān)利申請(qǐng)No.09/406,300、No.09/340,371和No.09/286,226中描述過(guò)一種基于事件的測(cè)試系統(tǒng)。在這里，所有這些專(zhuān)利申請(qǐng)均合并作為參考。在本發(fā)明中，一種新的方法和裝置通過(guò)克服在傳統(tǒng)技術(shù)中的限制改變了設(shè)計(jì)范例。
如在本領(lǐng)域內(nèi)所公知的，IC測(cè)試器具有例如高于100MHz，最高至1GHz的測(cè)試速度。其遠(yuǎn)遠(yuǎn)快于任何現(xiàn)有的邏輯模擬器。如上文中所述，圖2和圖3所示的傳統(tǒng)技術(shù)因?yàn)樾ｒ?yàn)方法包括邏輯模擬器，因此不能利用IC測(cè)試器的高速測(cè)試速度。本發(fā)明通過(guò)從設(shè)計(jì)校驗(yàn)流程中去除較慢的模擬來(lái)加速設(shè)計(jì)過(guò)程本身，從而提高設(shè)計(jì)者的生產(chǎn)率。
本發(fā)明提供兩個(gè)主要的好處，(1)因?yàn)閺脑O(shè)計(jì)校驗(yàn)流程中去除了較慢的模擬，因此在設(shè)計(jì)出樣用于制造之前，能執(zhí)行大量的設(shè)計(jì)校驗(yàn)；(2)因?yàn)榇蠓秶O(shè)計(jì)校驗(yàn)成為可能，因此其消除了在批量生產(chǎn)前對(duì)原型的需要。本發(fā)明的校驗(yàn)方法非常有效、低成本且在根本上不同于任何在前描述的系統(tǒng)。
本發(fā)明使用基于事件的測(cè)試系統(tǒng)(事件測(cè)試器)以及FPGA的內(nèi)嵌編程，而不是使用較慢的EDA模擬工具，來(lái)對(duì)設(shè)計(jì)進(jìn)行校驗(yàn)。在美國(guó)專(zhuān)利No.09/406,303和No.09/340,371中已經(jīng)描述過(guò)基本的基于事件的系統(tǒng)。通過(guò)事件測(cè)試器中的測(cè)試總線，能夠在事件測(cè)試器本身上對(duì)FPGA進(jìn)行編程(內(nèi)嵌編程)。因此，能在事件測(cè)試器上使用一個(gè)或多個(gè)FPGA以便實(shí)現(xiàn)復(fù)雜芯片的網(wǎng)表(通常為，門(mén)級(jí)描述)。
由于這些FPGA可實(shí)現(xiàn)實(shí)際設(shè)計(jì)，因此能通過(guò)事件測(cè)試器來(lái)運(yùn)行軟件應(yīng)用程序以校驗(yàn)該設(shè)計(jì)。由事件測(cè)試器檢測(cè)軟件應(yīng)用程序運(yùn)行期間的任何錯(cuò)誤并直接在事件測(cè)試器上對(duì)其進(jìn)行診斷。由于FPGA可被內(nèi)嵌編程，因此錯(cuò)誤的原因可在設(shè)計(jì)網(wǎng)表內(nèi)得到校正。這可實(shí)現(xiàn)在持續(xù)時(shí)間內(nèi)運(yùn)行實(shí)際軟件應(yīng)用程序并因此允許大量的校驗(yàn)。
在圖4中示例說(shuō)明該方法。在該例子中，事件測(cè)試器92通過(guò)控制總線連接FPGA(現(xiàn)場(chǎng)可編程門(mén)陣列)板94。與圖2和圖3所示的例子類(lèi)似，在EDA環(huán)境下，通過(guò)設(shè)計(jì)階段81-83產(chǎn)生復(fù)雜IC的初始設(shè)計(jì)數(shù)據(jù)85。也產(chǎn)生了測(cè)試平臺(tái)87，其通常為Verilog/VHDL測(cè)試平臺(tái)。在該階段可能也完成了用于IC的應(yīng)用程序軟件88?；跍y(cè)試平臺(tái)數(shù)據(jù)87和應(yīng)用程序軟件88，通過(guò)事件抽取過(guò)程89將生成事件數(shù)據(jù)文件91。
如在本領(lǐng)域內(nèi)所公知的，F(xiàn)PGA具有用于配置預(yù)期電路的存儲(chǔ)器。因此，通過(guò)將適當(dāng)?shù)臄?shù)據(jù)寫(xiě)入FPGA的存儲(chǔ)器中(編程)，即使較大規(guī)模的集成電路也能夠在FPGA中產(chǎn)生。在本發(fā)明中，事件測(cè)試器92通過(guò)控制總線，將配置數(shù)據(jù)提供給FPGA用于對(duì)FPGA進(jìn)行編程(內(nèi)嵌編程)。通常，這樣的配置數(shù)據(jù)是基于對(duì)安裝在內(nèi)嵌編程93中的FPGA唯一的規(guī)則，通過(guò)轉(zhuǎn)換事件91而生成的。
在FPGA板94中形成預(yù)期IC后，事件測(cè)試器通過(guò)測(cè)試治具(諸如彈簧針pogo-pin)施加測(cè)試模式(測(cè)試向量)。測(cè)試應(yīng)用期間的任何錯(cuò)誤由事件測(cè)試器檢測(cè)并直接在事件測(cè)試器上診斷。由于FPGA能夠被內(nèi)嵌編程，因此錯(cuò)誤原因可在設(shè)計(jì)網(wǎng)表中校正。如在上述提到的專(zhuān)利申請(qǐng)中所公開(kāi)的，事件測(cè)試器能改變事件(測(cè)試模式)的時(shí)序、屬性和接收率(事件標(biāo)度event scaling)，因此能夠在設(shè)計(jì)上執(zhí)行大量測(cè)試。另外，事件測(cè)試器和FPGA的組合允許高速操作，因此在持續(xù)時(shí)間內(nèi)飛快的軟件應(yīng)用成為可能，從而可實(shí)現(xiàn)大量驗(yàn)證。在檢測(cè)出所有錯(cuò)誤并改正設(shè)計(jì)之后，建立最終設(shè)計(jì)97，用于批量生產(chǎn)階段98。
在本發(fā)明的實(shí)現(xiàn)過(guò)程中，F(xiàn)PGA板94安裝在測(cè)試治具上，且連接至該測(cè)試治具的幾個(gè)信號(hào)被用于控制這些FPGA。這些信號(hào)提供各種功能，F(xiàn)PGA內(nèi)嵌編程也是通過(guò)這些信號(hào)而獲得。這些信號(hào)的例子包括(1)32位控制總線和32位控制字。這些信號(hào)當(dāng)前實(shí)現(xiàn)為測(cè)試控制器上的集電極開(kāi)路(open collector)。這些信號(hào)也可實(shí)現(xiàn)為雙向信號(hào)。
(2)64位模擬I/O信號(hào)。32位控制字和64位信號(hào)均具有普通接口(generic interface)并且每一單個(gè)位能被單獨(dú)地控制。
(3)電源連接在本實(shí)現(xiàn)中，有16個(gè)DUT(待測(cè)裝置)電源連接，+5V、+15V、-5V、-15V；每個(gè)DUT電源為8V、2A。這些電源具有并聯(lián)連接和浮動(dòng)終端(floating terminals)，用于較高電壓范圍的應(yīng)用。
FPGA的內(nèi)嵌編程可使用并行接口或串行接口來(lái)實(shí)現(xiàn)。使用串行接口，多個(gè)裝置能以串級(jí)鏈的方式連接。用這種方法，僅使用兩個(gè)控制信號(hào)來(lái)編程系統(tǒng)中的所有FPGA。另一種可能性是使用總線且并行配置多個(gè)FPGA。對(duì)并行的配置，每個(gè)裝置需要其自己的時(shí)鐘和數(shù)據(jù)。用兩條總線，可得到總共96個(gè)控制位。因此，最多可并行編程48個(gè)FPGA(每個(gè)FPGA對(duì)應(yīng)一個(gè)時(shí)鐘、一條數(shù)據(jù)線)。
第三種可能性是一種并行和串級(jí)鏈連接的組合；這是最通用的方法，如圖5所示。在圖5的例子中，F(xiàn)PGA板94包括串行和并行連接的FPGA941至946。事件測(cè)試器92以并行方式向FPGA94提供用于內(nèi)嵌編程(在FPGA中建立預(yù)期IC)的數(shù)據(jù)和時(shí)鐘。所獲得的IC包括接口95，該接口95將用于通過(guò)用于執(zhí)行測(cè)試的測(cè)試治具，與事件測(cè)試器的插腳板(pin card)通信。
如上文中所述，本發(fā)明使用事件測(cè)試器和FPGA的內(nèi)嵌編程，而非使用較慢的EDA模擬工具，對(duì)設(shè)計(jì)進(jìn)行校驗(yàn)。因?yàn)椴皇褂谜麄€(gè)芯片級(jí)的模擬而且在FPGA上應(yīng)用程序軟件運(yùn)行更快(與模擬相比)，因此能執(zhí)行現(xiàn)有技術(shù)無(wú)法實(shí)現(xiàn)的大量校驗(yàn)。
圖6顯示本發(fā)明的另一實(shí)施例，其使用一仿真器板代替FPGA的內(nèi)嵌編程。在這種情況下，事件測(cè)試器控制總線(如上所述32位控制字和64位模擬信號(hào))被映射到仿真器接口總線(仿真器接口通常是32位或64位；因此，在通過(guò)控制總線可獲得的96位之中，僅使用32位或64位)。仿真器商家諸如Ikos System已經(jīng)公開(kāi)了仿真接口，因此仿真系統(tǒng)能夠連接到任何其他系統(tǒng)上。
因?yàn)榉抡嫦到y(tǒng)的接口可公開(kāi)獲得，因此通過(guò)使用仿真器板，能避免FPGA的內(nèi)嵌編程，如圖6所示。由于僅使用了一仿真器板(而不是整個(gè)仿真系統(tǒng))，因此，盡管其成本稍高于FPGA實(shí)現(xiàn)，但遠(yuǎn)低于仿真系統(tǒng)。同樣，由于設(shè)計(jì)被加載至仿真器板，并且在仿真器板上運(yùn)行應(yīng)用程序軟件，同時(shí)在事件測(cè)試器上調(diào)試程序錯(cuò)誤，因此校驗(yàn)的速度被限制到較低的通信總線的速度。
更具體地說(shuō)，在圖6中，仿真器板104通過(guò)仿真接口總線連接到事件測(cè)試器92上。該仿真器板104通過(guò)仿真器板接口101接收數(shù)據(jù)，諸如測(cè)試平臺(tái)和應(yīng)用程序軟件。仿真器板104還通過(guò)加載步驟102加載設(shè)計(jì)數(shù)據(jù)。這樣，仿真器板104對(duì)設(shè)計(jì)IC進(jìn)行仿真。
通過(guò)在仿真器板上運(yùn)行測(cè)試平臺(tái)，在事件文件105中生成事件數(shù)據(jù)。事件測(cè)試器92使用事件文件105中的該事件數(shù)據(jù)，通過(guò)仿真器接口總線，在仿真器板104上測(cè)試設(shè)計(jì)并評(píng)估仿真器板104的響應(yīng)輸出。在檢測(cè)出所有錯(cuò)誤并校正設(shè)計(jì)后，建立用于批量生產(chǎn)階段108的最終設(shè)計(jì)107。
圖7A和7B示例說(shuō)明本發(fā)明與圖3的方法(并非現(xiàn)有技術(shù))的并排比較。在圖7A和7B中，均通過(guò)一IC設(shè)計(jì)階段101，生成設(shè)計(jì)數(shù)據(jù)文件102和測(cè)試平臺(tái)103。然后，在圖7A的方法中，通過(guò)使用設(shè)計(jì)數(shù)據(jù)文件102和測(cè)試平臺(tái)103執(zhí)行邏輯模擬105。如在本領(lǐng)域內(nèi)所公知的，由軟件處理構(gòu)成的邏輯模擬與預(yù)期IC的操作速度相比太慢。在圖7A的方法中，基于該設(shè)計(jì)數(shù)據(jù)，建立可由事件測(cè)試器110測(cè)試的原型硅111。
邏輯模擬器105產(chǎn)生輸入/輸出信號(hào)數(shù)據(jù)，即，VCD(改值轉(zhuǎn)儲(chǔ))文件107，通過(guò)抽取事件數(shù)據(jù)，由該VCD文件107產(chǎn)生事件數(shù)據(jù)文件108。事件測(cè)試器110產(chǎn)生測(cè)試向量并將該測(cè)試向量應(yīng)用于硅原型111。這樣，在硅調(diào)試和校驗(yàn)階段112，在階段106檢測(cè)設(shè)計(jì)錯(cuò)誤并改正，階段106將反饋到設(shè)計(jì)階段。
在如圖7B所示的本發(fā)明中，測(cè)試系統(tǒng)115包括事件測(cè)試器120和FPGA124的組合。使用設(shè)計(jì)數(shù)據(jù)102來(lái)編程FPGA以便在其中配置預(yù)期IC。通過(guò)使用測(cè)試平臺(tái)103，生成事件數(shù)據(jù)116，并且事件測(cè)試器120產(chǎn)生由事件數(shù)據(jù)116生成的測(cè)試向量。由于FPGA124以接近于實(shí)際IC的速度執(zhí)行預(yù)期IC的功能，因此在本發(fā)明的測(cè)試方法中，通過(guò)應(yīng)用程序軟件能夠執(zhí)行飛快地測(cè)試。
如圖7A和7B清楚表現(xiàn)的，新的方法從設(shè)計(jì)校驗(yàn)流程中去除了邏輯模擬器105。由于其較慢的速度，邏輯模擬是當(dāng)今設(shè)計(jì)校驗(yàn)的瓶頸。消除模擬允許非常大量的校驗(yàn)而仍然使用少量時(shí)間。新的方法允許在事件測(cè)試器120上調(diào)試所有設(shè)計(jì)錯(cuò)誤，而無(wú)需原型ASIC。與現(xiàn)有方法相比，該過(guò)程極具成本效益且速度更快。
如上文所述，本發(fā)明使用事件測(cè)試器和FPGA的內(nèi)嵌編程，而不是使用較慢的EDA模擬工具，對(duì)設(shè)計(jì)進(jìn)行校驗(yàn)。因?yàn)椴皇褂谜麄€(gè)芯片級(jí)的模擬而且在FPGA上應(yīng)用程序軟件運(yùn)行更快(與模擬相比，因此能執(zhí)行在當(dāng)今技術(shù)中不可能實(shí)現(xiàn)的大量確認(rèn)。
因?yàn)閺脑O(shè)計(jì)校驗(yàn)流程中消除了較慢的模擬，因此在設(shè)計(jì)出樣用于制造之前，能執(zhí)行大范圍設(shè)計(jì)校驗(yàn)，并且由于大范圍設(shè)計(jì)校驗(yàn)成為可能，所以消除了在批量生產(chǎn)前對(duì)原型的需要。本發(fā)明中的校驗(yàn)方法非常有效，成本更低并且在根本上不同于在前描述的系統(tǒng)。
盡管在此僅具體地示例說(shuō)明和描述了優(yōu)選實(shí)施例，但是應(yīng)該意識(shí)到鑒于上述講授的內(nèi)容，在未脫離本發(fā)明的精神和范圍的附加權(quán)利要求書(shū)的權(quán)限內(nèi)，本發(fā)明可具有許多改進(jìn)和變型。
權(quán)利要求
1.一種對(duì)復(fù)雜集成電路(IC)的設(shè)計(jì)進(jìn)行校驗(yàn)的方法，其中設(shè)計(jì)過(guò)程在電子設(shè)計(jì)自動(dòng)化(EDA)環(huán)境下進(jìn)行，該方法包括下述步驟將一現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)連接到一事件測(cè)試器；基于在EDA環(huán)境下產(chǎn)生的設(shè)計(jì)數(shù)據(jù)，通過(guò)所述事件測(cè)試器對(duì)所述FPGA進(jìn)行內(nèi)嵌編程，以在該FPGA中建立一等效于預(yù)期IC的IC；通過(guò)所述事件測(cè)試器，將從所述IC設(shè)計(jì)數(shù)據(jù)得到的測(cè)試向量應(yīng)用于所述FPGA并評(píng)估所述FPGA的響應(yīng)輸出；檢測(cè)所述響應(yīng)輸出中的錯(cuò)誤并通過(guò)修改所述FPGA的內(nèi)嵌編程來(lái)校正設(shè)計(jì)錯(cuò)誤；以及重復(fù)所述錯(cuò)誤檢測(cè)和設(shè)計(jì)校正步驟，直到在所述事件測(cè)試器中獲得無(wú)錯(cuò)誤的設(shè)計(jì)數(shù)據(jù)為止。
2.如權(quán)利要求1所述的對(duì)復(fù)雜IC的設(shè)計(jì)進(jìn)行校驗(yàn)的方法，進(jìn)一步包括接收所述設(shè)計(jì)數(shù)據(jù)，并轉(zhuǎn)換所述設(shè)計(jì)數(shù)據(jù)用于對(duì)所述FPGA進(jìn)行內(nèi)嵌編程的步驟。
3.如權(quán)利要求1所述的對(duì)復(fù)雜IC的設(shè)計(jì)進(jìn)行校驗(yàn)的方法，所述通過(guò)事件測(cè)試器對(duì)所述FPGA進(jìn)行內(nèi)嵌編程的步驟，包括將編程數(shù)據(jù)經(jīng)所述事件測(cè)試器的控制總線傳送到所述FPGA的步驟。
4.如權(quán)利要求1所述的對(duì)復(fù)雜IC的設(shè)計(jì)進(jìn)行校驗(yàn)的方法，所述應(yīng)用測(cè)試向量的步驟包括通過(guò)所述事件測(cè)試器，在所述FPGA上運(yùn)行在所述EDA環(huán)境下創(chuàng)建的一測(cè)試平臺(tái)以及為預(yù)期IC準(zhǔn)備的應(yīng)用程序軟件的步驟。
5.如權(quán)利要求1所述的對(duì)復(fù)雜IC的設(shè)計(jì)進(jìn)行校驗(yàn)的方法，進(jìn)一步包括通過(guò)在所述EDA環(huán)境下創(chuàng)建的一測(cè)試平臺(tái)，抽取事件數(shù)據(jù)的步驟。
6.如權(quán)利要求5所述的對(duì)復(fù)雜IC的設(shè)計(jì)進(jìn)行校驗(yàn)的方法，進(jìn)一步包括將所抽取的事件數(shù)據(jù)安裝在所述事件測(cè)試器中，并基于該抽取的事件數(shù)據(jù)生成測(cè)試向量，以通過(guò)所述事件測(cè)試器的測(cè)試治具，將所述測(cè)試向量應(yīng)用于所述FPGA的步驟。
7.一種對(duì)復(fù)雜集成電路(IC)的設(shè)計(jì)進(jìn)行校驗(yàn)的方法，其中設(shè)計(jì)過(guò)程在電子設(shè)計(jì)自動(dòng)化(EDA)環(huán)境下進(jìn)行，該方法包括下述步驟將一仿真器板連接到一事件測(cè)試器；將一預(yù)期IC的設(shè)計(jì)數(shù)據(jù)提供給所述仿真器板，以便所述仿真器板仿真所述預(yù)期IC的功能；通過(guò)所述事件測(cè)試器，將從所述IC設(shè)計(jì)數(shù)據(jù)得到的測(cè)試向量應(yīng)用于所述仿真器板，并評(píng)估所述仿真器板的響應(yīng)輸出；檢測(cè)所述響應(yīng)輸出中的錯(cuò)誤，并通過(guò)修改提供給所述仿真器板的所述設(shè)計(jì)數(shù)據(jù)來(lái)校正設(shè)計(jì)錯(cuò)誤；以及重復(fù)所述錯(cuò)誤檢測(cè)和設(shè)計(jì)校正步驟，直到在所述事件測(cè)試器中獲得無(wú)錯(cuò)誤的設(shè)計(jì)數(shù)據(jù)為止。
8.如權(quán)利要求7所述的對(duì)復(fù)雜IC的設(shè)計(jì)進(jìn)行校驗(yàn)的方法，進(jìn)一步包括接收所述設(shè)計(jì)數(shù)據(jù)，并轉(zhuǎn)換所述設(shè)計(jì)數(shù)據(jù)用于所述仿真器板的步驟。
9.如權(quán)利要求7所述的對(duì)復(fù)雜IC的設(shè)計(jì)進(jìn)行校驗(yàn)的方法，所述應(yīng)用測(cè)試向量的步驟包括通過(guò)所述事件測(cè)試器，在所述仿真器板上運(yùn)行在所述EDA環(huán)境下創(chuàng)建的一測(cè)試平臺(tái)以及為預(yù)期IC準(zhǔn)備的應(yīng)用程序軟件的步驟。
10.如權(quán)利要求7所述的對(duì)復(fù)雜IC的設(shè)計(jì)進(jìn)行校驗(yàn)的方法，進(jìn)一步包括通過(guò)在所述EDA環(huán)境下創(chuàng)建的一測(cè)試平臺(tái)，產(chǎn)生事件數(shù)據(jù)的步驟。
11.如權(quán)利要求10所述的對(duì)復(fù)雜IC的設(shè)計(jì)進(jìn)行校驗(yàn)的方法，進(jìn)一步包括將所述事件數(shù)據(jù)安裝在所述事件測(cè)試器中，并基于該事件數(shù)據(jù)生成測(cè)試向量，以通過(guò)所述事件測(cè)試器的測(cè)試治具，將所述測(cè)試向量應(yīng)用于所述仿真器板的步驟。
12.一種用于對(duì)復(fù)雜集成電路(IC)的設(shè)計(jì)進(jìn)行校驗(yàn)的設(shè)備，其中設(shè)計(jì)過(guò)程在電子設(shè)計(jì)自動(dòng)化(EDA)環(huán)境下進(jìn)行，該設(shè)備包括用于將一現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)連接到一事件測(cè)試器的裝置；用于基于在EDA環(huán)境下產(chǎn)生的設(shè)計(jì)數(shù)據(jù)，通過(guò)所述事件測(cè)試器對(duì)所述FPGA進(jìn)行內(nèi)嵌編程，以在FPGA中建立一等效于預(yù)期IC的IC的裝置；用于通過(guò)所述事件測(cè)試器，將從所述IC設(shè)計(jì)數(shù)據(jù)得到的測(cè)試向量應(yīng)用于FPGA并評(píng)估所述FPGA的響應(yīng)輸出的裝置；用于檢測(cè)所述響應(yīng)輸出中的錯(cuò)誤并通過(guò)修改所述FPGA的內(nèi)嵌編程來(lái)校正設(shè)計(jì)錯(cuò)誤的裝置；以及用于重復(fù)所述錯(cuò)誤檢測(cè)和設(shè)計(jì)校正，直到在所述事件測(cè)試器中獲得無(wú)錯(cuò)誤的設(shè)計(jì)數(shù)據(jù)為止的裝置。
13.如權(quán)利要求12所述的用于對(duì)復(fù)雜IC的設(shè)計(jì)進(jìn)行校驗(yàn)的設(shè)備，其特征在于，所述測(cè)試向量應(yīng)用裝置通過(guò)所述事件測(cè)試器，將在所述EDA環(huán)境下創(chuàng)建的一測(cè)試平臺(tái)以及為預(yù)期IC準(zhǔn)備的應(yīng)用程序軟件應(yīng)用于所述FPGA。
14.一種用于對(duì)復(fù)雜集成電路(IC)的設(shè)計(jì)進(jìn)行校驗(yàn)的設(shè)備，其中設(shè)計(jì)過(guò)程在電子設(shè)計(jì)自動(dòng)化(EDA)環(huán)境下進(jìn)行，該設(shè)備包括用于將一仿真器板連接到一事件測(cè)試器的裝置；用于將一預(yù)期IC的設(shè)計(jì)數(shù)據(jù)提供給所述仿真器板，以便所述仿真器板仿真所述預(yù)期IC的功能的裝置；用于通過(guò)所述事件測(cè)試器，將從所述IC設(shè)計(jì)數(shù)據(jù)得到的測(cè)試向量應(yīng)用于所述仿真器板，并評(píng)估所述仿真器板的響應(yīng)輸出的裝置；用于檢測(cè)所述響應(yīng)輸出中的錯(cuò)誤，并通過(guò)修改提供給所述仿真器板的所述設(shè)計(jì)數(shù)據(jù)來(lái)校正設(shè)計(jì)錯(cuò)誤的裝置；用于重復(fù)所述錯(cuò)誤檢測(cè)和設(shè)計(jì)校正，直到在所述事件測(cè)試器中獲得無(wú)錯(cuò)誤的設(shè)計(jì)數(shù)據(jù)為止的裝置。
15.如權(quán)利要求14所述的對(duì)復(fù)雜IC的設(shè)計(jì)進(jìn)行校驗(yàn)的設(shè)備，其特征在于，所述測(cè)試向量應(yīng)用裝置通過(guò)所述事件測(cè)試器將在所述EDA環(huán)境下創(chuàng)建的一測(cè)試平臺(tái)以及為預(yù)期IC準(zhǔn)備的應(yīng)用程序軟件應(yīng)用于所述仿真器板。
全文摘要
一種通過(guò)使用事件測(cè)試器和現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)或仿真器板的組合，用于對(duì)復(fù)雜IC的設(shè)計(jì)進(jìn)行校驗(yàn)的方法和裝置。該設(shè)計(jì)校驗(yàn)方法消除了在當(dāng)今設(shè)計(jì)校驗(yàn)中成為瓶頸的邏輯模擬。因?yàn)閺脑O(shè)計(jì)校驗(yàn)流程中消除了較慢的模擬，因此在設(shè)計(jì)出樣用于制造之前能完成大范圍設(shè)計(jì)校驗(yàn)，而且由于大范圍設(shè)計(jì)校驗(yàn)變?yōu)榭赡埽韵伺可a(chǎn)前對(duì)原型的需要。
文檔編號(hào)G01R31/3183GK1496527SQ0280663
公開(kāi)日2004年5月12日 申請(qǐng)日期2002年3月13日 優(yōu)先權(quán)日2001年3月14日
發(fā)明者羅基特·拉尤斯曼, 矢元裕明, 明, 羅基特 拉尤斯曼 申請(qǐng)人:株式會(huì)社鼎新