專(zhuān)利名稱(chēng)：集成電路及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種集成電路的制造方法，且特別是涉及一種具有微機(jī)電結(jié)構(gòu)的集成 電路及其制造方法。
背景技術(shù)：
微機(jī)電系統(tǒng)(MicroElectromechanical System, MEMS)技術(shù)的發(fā)展開(kāi)辟了一個(gè) 全新的技術(shù)領(lǐng)域和產(chǎn)業(yè)，其已被廣泛地應(yīng)用于各種具有電子與機(jī)械雙重特性的微電子裝置 中，例如壓力感應(yīng)器、加速度傳感器與微型麥克風(fēng)等。
為降低微機(jī)電系統(tǒng)的制作成本，目前大多采用互補(bǔ)金屬氧化物半導(dǎo)體 (Complementary Metal Oxide Semiconductor, CMOS)工藝來(lái)制作微機(jī)電系統(tǒng)，以整合微機(jī) 電系統(tǒng)與其驅(qū)動(dòng)電路的工藝。因此，如何創(chuàng)新或改良現(xiàn)有的CMOS與微機(jī)電系統(tǒng)的整合工 藝，實(shí)為目前微機(jī)電系統(tǒng)產(chǎn)業(yè)的發(fā)展重點(diǎn)之一。發(fā)明內(nèi)容
有鑒于此，本發(fā)明的目的之一就是在于提供一種集成電路的制造方法，其可以單 次工藝在基底上蝕刻出具有不同深度的圖案。
本發(fā)明的另一目的就是在于提供一種集成電路，其包括微機(jī)電結(jié)構(gòu)，且微機(jī)電結(jié) 構(gòu)與下方的基底之間具有不一致的距離。
本發(fā)明提出一種集成電路的制造方法，其先提供具有微機(jī)電系統(tǒng)區(qū)的基底，且基 底的微機(jī)電系統(tǒng)區(qū)上方形成有第一內(nèi)連線結(jié)構(gòu)以及硬掩模層，其中硬掩模層是位于第一內(nèi) 連線結(jié)構(gòu)上。接下來(lái)，以硬掩模層為掩模，進(jìn)行各向異性蝕刻工藝，以移除硬掩模層所暴露 出的部分第一內(nèi)連線結(jié)構(gòu)，進(jìn)而形成微機(jī)電結(jié)構(gòu)，其中微機(jī)電結(jié)構(gòu)是暴露出微機(jī)電系統(tǒng)區(qū) 的部分基底。之后，進(jìn)行各向同性蝕刻，以移除微機(jī)電系統(tǒng)區(qū)的部分基底，而在微機(jī)電結(jié)構(gòu) 下方形成腔體。該腔體包括環(huán)狀凹陷區(qū)以及中央?yún)^(qū)，且環(huán)狀凹陷區(qū)環(huán)繞于中央?yún)^(qū)外圍，而微 機(jī)電結(jié)構(gòu)懸于該腔體上方。
在本發(fā)明的實(shí)施例中，上述的各向異性蝕刻工藝?yán)缡欠磻?yīng)式離子蝕刻工藝。
在本發(fā)明的實(shí)施例中，在上述的各向異性蝕刻工藝中，例如是使用四氟甲烷及八 氟環(huán)丁烷作為蝕刻氣體。
在本發(fā)明的實(shí)施例中，上述的四氟甲烷及八氟環(huán)丁烷的流量比值為4。
在本發(fā)明的實(shí)施例中，在上述的各向異性蝕刻工藝中，例如是使用三氟甲烷或乙 氟烷作為蝕刻氣體。
在本發(fā)明的實(shí)施例中，上述的各向異性蝕刻工藝的工藝溫度大于攝氏60度。
在本發(fā)明的實(shí)施例中，上述的各向異性蝕刻工藝的工藝壓力介于50毫托至500毫 托之間。
在本發(fā)明的實(shí)施例中，上述的各向異性蝕刻工藝的工藝功率介于300瓦至3000瓦。
在本發(fā)明的實(shí)施例中，在上述的各向同性蝕刻工藝中，例如是使用含氟氣體作為蝕刻氣體。舉例來(lái)說(shuō)，該含氟氣體例如是六氟化硫、三氟化氮或四氟化甲烷。
在本發(fā)明的實(shí)施例中，在上述的各向同性蝕刻工藝中，例如是使用氦氣或氮?dú)庾鳛橄♂寶怏w。
在本發(fā)明的實(shí)施例中，上述的各向同性蝕刻工藝的工藝溫度介于攝氏-15度至5 度之間。
在本發(fā)明的實(shí)施例中，上述的第一內(nèi)連線結(jié)構(gòu)包括依序交替堆疊的多層第一介電層以及多個(gè)第一導(dǎo)電圖案，且上述的硬掩模層對(duì)應(yīng)至這些第一導(dǎo)電圖案而暴露出最上層的第一介電層的一部分。而上述的各向異性蝕刻工藝即是用以移除這些第一介電層的一部分。
在本發(fā)明的實(shí)施例中，在移除硬掩模層所暴露出的部分第一內(nèi)連線結(jié)構(gòu)之后，還包括移除硬掩模層。舉例來(lái)說(shuō)，硬掩模層例如是在上述各向異性蝕刻中被移除。
在本發(fā)明的實(shí)施例中，上述基底還具有邏輯電路區(qū)，且邏輯電路區(qū)上已形成有第二內(nèi)連線結(jié)構(gòu)，該第二內(nèi)連線結(jié)構(gòu)包括依序交替堆疊的多層第二介電層與多個(gè)第二導(dǎo)電圖案以及至少一連接墊，其中該連接墊配置于這些第二導(dǎo)電圖案上方，且最上層的第二介電層具有暴露出連接墊的至少一開(kāi)口。上述的集成電路的制造方法還包括在形成各向異性蝕刻工藝前，先在第二內(nèi)連線結(jié)構(gòu)上形成光致抗蝕劑層，并且在進(jìn)行上述的各向異性蝕刻工藝之后，移除該光致抗蝕劑層。
本發(fā)明還提出一種集成電路，其包括基底以及微機(jī)電結(jié)構(gòu)?；拙哂形C(jī)電系統(tǒng)區(qū)，且微機(jī)電系統(tǒng)區(qū)內(nèi)具有腔體，而該腔體包括環(huán)狀凹陷區(qū)以及中央?yún)^(qū)，其中環(huán)狀凹陷區(qū)是圍繞著中央?yún)^(qū)。微機(jī)電結(jié)構(gòu)則是部分地懸浮在腔體的上方。
在本發(fā)明的實(shí)施例中，上述的環(huán)狀凹陷區(qū)的深度與中央?yún)^(qū)的深度比值介于1. 5至 3. 5o
在本發(fā)明的實(shí)施例中，上述的集成電路還包括第二內(nèi)連線結(jié)構(gòu)，且上述基底還具有邏輯電路區(qū)，而第二內(nèi)連線結(jié)構(gòu)是配置于邏輯電路區(qū)上。第二內(nèi)連線結(jié)構(gòu)并包括依序交替堆疊的多層第二介電層與多個(gè)第二導(dǎo)電圖案以及至少一個(gè)連接墊，其中連接墊配置于這些第二導(dǎo)電圖案上方，且最上層的第二介電層具有暴露出連接墊的至少一個(gè)開(kāi)口。
本發(fā)明在制作集成電路的過(guò)程中，是將微機(jī)電結(jié)構(gòu)下方的部分基底蝕刻出不同深度，以形成具有環(huán)狀凹陷部與中央部的腔體。如此一來(lái)，部分懸在該腔體上的微機(jī)電結(jié)構(gòu)即可具有較為彈性的振動(dòng)空間。
為讓本發(fā)明的上述和其他目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉優(yōu)選實(shí)施例， 并配合附圖，作詳細(xì)說(shuō)明如下。


圖1A至圖1D繪示本發(fā)明的實(shí)施例中集成電路于制造流程中的剖面示意圖。
圖2為本發(fā)明的實(shí)施例中部分基底的示意圖。
附圖標(biāo)記說(shuō)明
100 :集成電路110 :基底
111 :淺溝槽隔離結(jié)構(gòu)112 :邏輯電路區(qū)
114:微機(jī)電系統(tǒng)區(qū)120 半導(dǎo)體元件
130:第一內(nèi)連線結(jié)構(gòu)132 第一介電層
134:第一導(dǎo)電圖案136、146 :介層插塞
140:第二內(nèi)連線結(jié)構(gòu)142 第二介電層
143:開(kāi)口144:第二導(dǎo)電圖案
150:腔體152:環(huán)狀凹陷區(qū)
154:中央?yún)^(qū)160:硬掩模層
170:保護(hù)層180:圖案化光致抗蝕劑層
190:微機(jī)電結(jié)構(gòu)D1、D2 :深度具體實(shí)施方式
本發(fā)明的集成電路采用CMOS工藝制作而成，以下實(shí)施例將以整合至CMOS電路中的微機(jī)電系統(tǒng)為例做說(shuō)明，但本發(fā)明不限于此。本領(lǐng)域一般技術(shù)人員應(yīng)該知道，本發(fā)明也可應(yīng)用于不具有CMOS電路的微機(jī)電系統(tǒng)中。
圖1A至圖1D繪示本發(fā)明的實(shí)施例中集成電路于制造流程中的剖面示意圖。請(qǐng)參照?qǐng)D1A，首先提供具有邏輯電路區(qū)112與微機(jī)電系統(tǒng)區(qū)114的基底110，其中基底110可以是硅基底或絕緣層上硅(silicon on insulator, SOI)基底。而且，基底110的邏輯電路區(qū)112內(nèi)已形成有至少一個(gè)半導(dǎo)體元件120。在本實(shí)施例中，半導(dǎo)體元件120例如是互補(bǔ)金屬氧化物半導(dǎo)體兀件(Complementary Metal Oxide Semiconductor, CMOS)。詳細(xì)來(lái)說(shuō)， 當(dāng)邏輯電路區(qū)112內(nèi)形成有多個(gè)半導(dǎo)體元件120時(shí)，各半導(dǎo)體元件120以淺溝槽隔離結(jié)構(gòu) (shallow trench isolation, STI) 111 彼此相隔。
承上述，在基底110形成第一內(nèi)連線結(jié)構(gòu)130與第二內(nèi)連線結(jié)構(gòu)140，其中第一內(nèi)連線結(jié)構(gòu)130位于微機(jī)電系統(tǒng)區(qū)114，第二內(nèi)連線結(jié)構(gòu)140位于邏輯電路區(qū)112。具體來(lái)說(shuō)， 第一內(nèi)連線結(jié)構(gòu)130與第二內(nèi)連線結(jié)構(gòu)140是在同一工藝中同時(shí)形成于基底110上，且第一內(nèi)連線結(jié)構(gòu)130包括依序交替堆疊在基底110上的多層第一介電層132與多個(gè)第一導(dǎo)電圖案134，而位于相鄰兩層的第一導(dǎo)電圖案134是透過(guò)介層插塞136彼此電性連接。第二內(nèi)連線140則包括依序交替堆疊在基底110上的多層第二介電層142與多個(gè)第二導(dǎo)電圖案 144，且位于相鄰兩層的第二導(dǎo)電圖案144是透過(guò)介層插塞146彼此電性連接。其中，這些第一介電層132與第二介電層142的材料例如是氧化物。此外，至少有一部分的第二導(dǎo)電圖案144是透過(guò)介層插塞146電性連接至半導(dǎo)體元件120。
接著，在第一內(nèi)連線結(jié)構(gòu)130上形成硬掩模層160，其中硬掩模層160對(duì)應(yīng)至第一導(dǎo)電圖案134而暴露出部分的第一介電層層132。具體來(lái)說(shuō)，硬掩模層160可以是由金屬氮化物所構(gòu)成，例如氮化鈦(TiN)。
特別的是，本實(shí)施例還在形成硬掩模層160之后，先在第一內(nèi)連線結(jié)構(gòu)130及第二內(nèi)連線結(jié)構(gòu)140上方形成保護(hù)層170而覆蓋住硬掩模層160。其中，保護(hù)層170可以是單層結(jié)構(gòu)，也可以是由多層膜層堆疊而成的復(fù)合層結(jié)構(gòu)，例如氧化物層與氮化物層。
再來(lái)，本實(shí)施例例如是先移除位于邏輯電路區(qū)112上方的部分保護(hù)層170及最上層的第二介電層142，以形成暴露出部分位于最上層的第二導(dǎo)電圖案144的開(kāi)口 143，而這些暴露出的第二導(dǎo)電圖案144即是用以作為半導(dǎo)體元件120與外部電路電性連接的連接墊。舉例來(lái)說(shuō)，將這些作為連接墊的第二導(dǎo)電圖案144暴露出之后，即可使邏輯電路區(qū)112 上的半導(dǎo)體元件120電性連接至外部電路，以進(jìn)行電性測(cè)量。
之后，移除部分的保護(hù)層170，以暴露出硬掩模層160。具體來(lái)說(shuō)，移除部分保護(hù) 層170的方法例如是先在保護(hù)層170上形成一層圖案化光致抗蝕劑層180來(lái)定義出保護(hù)層 170欲被移除的部分，并以圖案化光致抗蝕劑層180作為掩模移除部分的保護(hù)層170而暴露 出硬掩模層160。
請(qǐng)參照?qǐng)D1A及圖1B，在微機(jī)電系統(tǒng)區(qū)114上，以硬掩模層160為掩模，進(jìn)行各向異 性蝕刻工藝，以移除硬掩模層160所暴露出的部分第一介電層132，進(jìn)而暴露出部分的基底 110。此時(shí)即于微機(jī)電系統(tǒng)區(qū)114上形成微機(jī)電結(jié)構(gòu)190。之后，請(qǐng)參照?qǐng)D1C，移除圖案化 光致抗蝕劑層180。
在本實(shí)施例中，例如是以反應(yīng)式離子蝕刻(reactive ion etching, RIE)工藝來(lái) 移除第一介電層132,而工藝中例如是使用四氟甲燒(Terafluoromethane, CF4)及八氟環(huán) 丁燒(Octafluorocyclobutane, C4F8)作為蝕刻氣體,且四氟甲燒與八氟環(huán)丁燒的流量比值 例如是4。當(dāng)然,在其他實(shí)施例中，也可以使用三氟甲燒(Trifluoromethane, CHF3)或乙氟 燒(Hexafluoroethane, C2F6)作為蝕刻氣體,本發(fā)明不以此為限。而且，本實(shí)施例的各向異 性蝕刻工藝的工藝溫度例如大于攝氏60度，工藝壓力例如介于50毫托(mT)至500毫托之 間，且優(yōu)選為174毫托。工藝功率則例如介于300瓦至3000瓦之間，且優(yōu)選為1750瓦。
值得一提的是，第一內(nèi)連線結(jié)構(gòu)130包括多層第一介電層132，也就是說(shuō)，在此步 驟中，所需移除的第一介電層132的厚度遠(yuǎn)大于硬掩模層160的厚度。因此，硬掩模層160 可在上述的各向異性蝕刻工藝中同時(shí)被移除。
請(qǐng)參照?qǐng)D1D，進(jìn)行各向同性蝕刻工藝，以移除微機(jī)電系統(tǒng)區(qū)114的部分基底110， 而在微機(jī)電結(jié)構(gòu)190下方形成腔體150,使得部分的微機(jī)電結(jié)構(gòu)190懸在基底110上方,此 即大致完成包括半導(dǎo)體元件及微機(jī)電元件的集成電路100的工藝。具體來(lái)說(shuō)，本實(shí)施例的 微機(jī)電結(jié)構(gòu)190例如是以懸臂梁的方式懸于基底110上方，但本發(fā)明并不限于此。
在本實(shí)施例中，用以蝕刻基底110的各向同性蝕刻工藝?yán)缡鞘褂煤鷼怏w作為 蝕刻氣體。舉例來(lái)說(shuō)，本實(shí)施例所使用的含氟氣體例如是六氟化硫(sulfur hexafluoride, SF6),并且使用氦氣或氮?dú)庾鳛橄♂寶怏w。而在其他實(shí)施例中，也可以使用三氟化氮 (nitrogen trifluoride, NF3)或四氟化甲燒(CF4)作為各向同性蝕刻工藝中所使用的蝕 刻氣體，本發(fā)明不以此為限。而且，本實(shí)施例的各向同性蝕刻工藝的工藝溫度例如介于攝 氏-15度至5度之間，工藝壓力約為200毫托，工藝功率則例如高于5000瓦。
特別的是，在以各向同性蝕刻工藝移除部分的基底110后，所形成的腔體150包括 環(huán)狀凹陷區(qū)152以及中央?yún)^(qū)154，其中環(huán)狀凹陷區(qū)152是圍繞中央?yún)^(qū)154，如圖2所示。
為使本領(lǐng)域一般技術(shù)人員更為清楚了解本發(fā)明，以下將舉實(shí)施例說(shuō)明本發(fā)明的集 成電路。
請(qǐng)?jiān)俅螀⒄請(qǐng)D1D，集成電路100包括基底110以及微機(jī)電結(jié)構(gòu)190，其中基底110 具有微機(jī)電系統(tǒng)區(qū)114，且微機(jī)電系統(tǒng)區(qū)114內(nèi)具有腔體150，而腔體150包括環(huán)狀凹陷區(qū) 152以及中央?yún)^(qū)154，且環(huán)狀凹陷區(qū)152圍繞著中央?yún)^(qū)154。微機(jī)電結(jié)構(gòu)190則部分地懸浮 在腔體150的上方。具體來(lái)說(shuō)，環(huán)狀凹陷區(qū)152的深度Dl與中央?yún)^(qū)154的深度D2之間的 比值例如是介于1. 5至3. 5。舉例來(lái)說(shuō)，環(huán)狀凹陷區(qū)152的深度Dl例如是介于71. 7微米至76.1微米之間，而中央?yún)^(qū)154的深度D2則約為29. 8微米。
除此之外，集成電路100還包括半導(dǎo)體元件120及第二內(nèi)連線結(jié)構(gòu)140，配置于基 底Iio的邏輯電路區(qū)114內(nèi)。其中，第二內(nèi)連線結(jié)構(gòu)140例如是由依序交替堆疊在基底110 上的多層第二介電層142與多個(gè)第二導(dǎo)電圖案144所構(gòu)成，且位于相鄰兩層的第二導(dǎo)電圖 案144是透過(guò)介層插塞146彼此電性連接。而微機(jī)電結(jié)構(gòu)190即是通過(guò)第二內(nèi)連線結(jié)構(gòu) 140而與半導(dǎo)體元件120電性連接，以通過(guò)半導(dǎo)體元件120來(lái)控制微機(jī)電結(jié)構(gòu)190。
綜上所述，本發(fā)明在制作集成電路的過(guò)程中，是將微機(jī)電結(jié)構(gòu)下方的部分基底蝕 刻出不同深度，以形成具有環(huán)狀凹陷部與中央部的腔體。如此一來(lái)，部分懸在該腔體上的微 機(jī)電結(jié)構(gòu)即可具有較為彈性的振動(dòng)空間。
雖然本發(fā)明已以優(yōu)選實(shí)施例披露如上，然其并非用以限定本發(fā)明，任何本領(lǐng)域一 般技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動(dòng)與潤(rùn)飾，因此本發(fā)明的保 護(hù)范圍當(dāng)視權(quán)利要求所界定為準(zhǔn)。
權(quán)利要求
1.一種集成電路的制造方法，包括 提供基底，其中該基底具有微機(jī)電系統(tǒng)區(qū)，且該微機(jī)電系統(tǒng)區(qū)上形成有第一內(nèi)連線結(jié)構(gòu)以及硬掩模層，該硬掩模層位于該第一內(nèi)連線結(jié)構(gòu)上； 以該硬掩模層為掩模，進(jìn)行各向異性蝕刻工藝，以移除該硬掩模層所暴露出的部分該第一內(nèi)連線結(jié)構(gòu)，而形成微機(jī)電結(jié)構(gòu)，且該微機(jī)電結(jié)構(gòu)暴露出該微機(jī)電系統(tǒng)區(qū)的部分該基底；以及 進(jìn)行各向同性蝕刻工藝，以移除該微機(jī)電系統(tǒng)區(qū)的部分該基底，而在該微機(jī)電結(jié)構(gòu)下方形成腔體，其中該腔體包括環(huán)狀凹陷區(qū)以及中央?yún)^(qū)，該環(huán)狀凹陷區(qū)環(huán)繞該中央?yún)^(qū)，而該微機(jī)電結(jié)構(gòu)懸于該腔體上方。
2.如權(quán)利要求1所述的集成電路的制造方法，其中該各向異性蝕刻工藝包括反應(yīng)式離子蝕刻工藝。
3.如權(quán)利要求2所述的集成電路的制造方法，其中在該各向異性蝕刻工藝中，包括使用四氟甲烷及八氟環(huán)丁烷作為蝕刻氣體。
4.如權(quán)利要求3所述的集成電路的制造方法，其中在該各向異性蝕刻工藝中，四氟甲烷與八氟環(huán)丁烷的流量比值為4。
5.如權(quán)利要求2所述的集成電路的制造方法，其中在該各向異性蝕刻工藝中，包括使用三氟甲烷或乙氟烷作為蝕刻氣體。
6.如權(quán)利要求1所述的集成電路的制造方法，其中該各向異性蝕刻工藝的工藝溫度大于攝氏60度。
7.如權(quán)利要求1所述的集成電路的制造方法，其中該各向異性蝕刻工藝的工藝壓力介于50毫托至500毫托之間。
8.如權(quán)利要求1所述的集成電路的制造方法，其中該各向異性蝕刻工藝的工藝功率介于300瓦至3000瓦。
9.如權(quán)利要求1所述的集成電路的制造方法，其中在該各向同性蝕刻工藝中，包括使用含氟氣體作為蝕刻氣體。
10.如權(quán)利要求9所述的集成電路的制造方法，其中該含氟氣體包括六氟化硫、三氟化氮或四氟化甲烷。
11.如權(quán)利要求9所述的集成電路的制造方法，其中在該各向同性蝕刻工藝中，還包括使用氦氣或氮?dú)庾鳛橄♂寶怏w。
12.如權(quán)利要求1所述的集成電路的制造方法，其中該各向同性蝕刻工藝的工藝溫度介于攝氏-15度至5度之間。
13.如權(quán)利要求1所述的集成電路的制造方法，其中該第一內(nèi)連線結(jié)構(gòu)包括依序交替堆疊的多層第一介電層以及多個(gè)第一導(dǎo)電圖案，且該硬掩模層對(duì)應(yīng)至該多個(gè)第一導(dǎo)電圖案而暴露出最上層的該第一介電層的一部分，而該各向異性蝕刻工藝用以移除該多個(gè)第一介電層的一部分。
14.如權(quán)利要求1所述的集成電路的制造方法，其中在移除該硬掩模層所暴露出的部分該第一內(nèi)連線結(jié)構(gòu)之后，還包括移除該硬掩模層。
15.如權(quán)利要求1所述的集成電路的制造方法，還包括在該各向異性蝕刻工藝中移除該硬掩模層。
16.如權(quán)利要求1所述的集成電路的制造方法，其中該基底還具有邏輯電路區(qū)，且該邏輯電路區(qū)上已形成有第二內(nèi)連線結(jié)構(gòu)，該第二內(nèi)連線結(jié)構(gòu)包括依序交替堆疊的多層第二介電層與多個(gè)第二導(dǎo)電圖案以及至少一連接墊，其中該連接墊配置于該多個(gè)第二導(dǎo)電圖案上方，且最上層的該第二介電層具有暴露出該連接墊的至少一開(kāi)口，而在進(jìn)行該各向異性蝕刻工藝前，還包括在該第二內(nèi)連線結(jié)構(gòu)上形成圖案化光致抗蝕劑層，并且在進(jìn)行該各向異性蝕刻工藝之后，移除該圖案化光致抗蝕劑層。
17.一種集成電路，包括 基底，具有微機(jī)電系統(tǒng)區(qū)，且該微機(jī)電系統(tǒng)區(qū)內(nèi)具有腔體，其中該腔體包括環(huán)狀凹陷區(qū)以及中央?yún)^(qū)，該環(huán)狀凹陷區(qū)環(huán)繞該中央?yún)^(qū)；以及 微機(jī)電結(jié)構(gòu)，部分地懸于該腔體上方。
18.如權(quán)利要求17所述的集成電路，其中該環(huán)狀凹陷區(qū)的深度與該中央?yún)^(qū)的深度比值介于1. 5至3. 5。
19.如權(quán)利要求17所述的集成電路，還包括第二內(nèi)連線結(jié)構(gòu)，且該基底還具有邏輯電路區(qū)，而該第二內(nèi)連線結(jié)構(gòu)是配置于該邏輯電路區(qū)上，并包括依序交替堆疊的多層第二介電層與多個(gè)第二導(dǎo)電圖案以及至少一連接墊，其中該連接墊配置于該多個(gè)第二導(dǎo)電圖案上方，且最上層的該第二介電層具有暴露出該連接墊的至少一開(kāi)口。
全文摘要
本發(fā)明公開(kāi)一種集成電路及其制造方法，該制造方法包括提供具有微機(jī)電系統(tǒng)區(qū)的基底，且基底的微機(jī)電系統(tǒng)區(qū)上方形成有第一內(nèi)連線結(jié)構(gòu)以及硬掩模層，其中硬掩模層是位于第一內(nèi)連線結(jié)構(gòu)上。接下來(lái)，以硬掩模層為掩模，進(jìn)行各向異性蝕刻工藝，以移除硬掩模層所暴露出的部分第一內(nèi)連線結(jié)構(gòu)，進(jìn)而形成微機(jī)電結(jié)構(gòu)，其中微機(jī)電結(jié)構(gòu)是暴露出微機(jī)電系統(tǒng)區(qū)的部分基底。之后，進(jìn)行各向同性蝕刻，以移除微機(jī)電系統(tǒng)區(qū)的部分基底，而在微機(jī)電結(jié)構(gòu)下方形成腔體。該腔體包括環(huán)狀凹陷區(qū)以及中央?yún)^(qū)，且環(huán)狀凹陷區(qū)環(huán)繞于中央?yún)^(qū)外圍，而微機(jī)電結(jié)構(gòu)懸于該腔體上方。
文檔編號(hào)B81B7/00GK102992258SQ20111027767
公開(kāi)日2013年3月27日 申請(qǐng)日期2011年9月19日 優(yōu)先權(quán)日2011年9月19日
發(fā)明者丁天佑, 林夢(mèng)嘉, 楊進(jìn)盛 申請(qǐng)人:聯(lián)華電子股份有限公司