專利名稱：一種基于光纖傳輸?shù)囊粢曨l傳輸?shù)目刂葡到y(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用于音視頻傳輸?shù)目刂蒲b置，更特別地說，是指一種采用光纖連接各音視頻設(shè)備，并且對音視頻信息運用光纖傳輸和符合通訊IEEE1394b協(xié)議傳輸?shù)囊环N新型音視頻傳輸控制系統(tǒng)。
背景技術(shù)：
自從1970年以來，航空電子系統(tǒng)從獨立的模擬結(jié)構(gòu)迅速發(fā)展成為綜合數(shù)字結(jié)構(gòu)。在此基礎(chǔ)上，傳統(tǒng)的聯(lián)合式系統(tǒng)正向綜合和分布式結(jié)構(gòu)發(fā)展。在聯(lián)合式系統(tǒng)中，各子系統(tǒng)以黑匣子的形式出現(xiàn)，通過低速的MIL-STD-1553B或ARINC-429相連。然而，依據(jù)摩爾定律處理速度每18個月增長1倍。因此，未來的航空電子系統(tǒng)需要高帶寬的數(shù)據(jù)通道，以滿足更多子系統(tǒng)之間更多信息的傳輸，同時減少高速處理器之間數(shù)據(jù)傳輸?shù)难舆t。
光纖網(wǎng)絡(luò)具備革新航空電子系統(tǒng)的潛力，可提供高帶寬和高水平的綜合。其光學器件的無源特性使得網(wǎng)絡(luò)連接更簡單和健壯。另外，商用光纖通信技術(shù)由于受到廣泛的軟、硬件支持且升級快，被逐漸應(yīng)用到航空航天領(lǐng)域中。光網(wǎng)絡(luò)有潛能構(gòu)建大容量、抗干擾、配置靈活的新型車輛電子綜合系統(tǒng)。跟隨航空領(lǐng)域的發(fā)展，車輛電子系統(tǒng)的數(shù)據(jù)傳輸介質(zhì)正從銅升級到光纖。
目前，主流的音視頻設(shè)備之間一般采用電纜連接，其傳輸帶寬低于200Mbps，延時達到5s左右，傳輸距離為10m以內(nèi)，音視頻數(shù)據(jù)易受電磁干擾。音視頻設(shè)備之間的接口采用USB、或者直接模擬信號輸出，造成延時高、帶寬低的缺陷。
為了獲得傳輸距離遠、圖像清晰的高實時性音視頻數(shù)據(jù)，本發(fā)明提出一種基于光纖傳輸?shù)囊粢曨l傳輸?shù)目刂葡到y(tǒng)。

發(fā)明內(nèi)容
本發(fā)明的目的是提出一種基于光纖傳輸?shù)囊粢曨l傳輸?shù)目刂葡到y(tǒng)，該音視頻傳輸控制系統(tǒng)是在同一線路(各音頻視頻設(shè)備采用光纖的物理連接)上同時傳輸視頻、音頻和數(shù)據(jù)包。具備易擴展的結(jié)構(gòu)、靈活的對等網(wǎng)拓撲和高速確定性的通信。相對于電介質(zhì)，光介質(zhì)的無源特性使得音視頻傳輸控制系統(tǒng)更簡單、更強健和更低成本，便于實現(xiàn)高帶寬和高水平的綜合。采用中心處理器控制分發(fā)器和采集器的工作模式，采用物理層芯片、鏈路層芯片分立的結(jié)構(gòu)對音視頻信號進行接收分發(fā)，采用光電轉(zhuǎn)換器實現(xiàn)了物理層芯片對光纖傳輸介質(zhì)的支持，實現(xiàn)了音視頻數(shù)據(jù)在光纖鏈路上以高帶寬、低延遲、高分辨率、高抗干擾性的傳輸。
本發(fā)明是一種基于光纖傳輸?shù)囊粢曨l傳輸?shù)目刂葡到y(tǒng)，由中心處理器、采集器、信號接收分發(fā)器、光電轉(zhuǎn)換器和協(xié)議接口器組成。所述的采集器，用于接收音頻視頻設(shè)備輸出的音視頻信號，并對所述音視頻信號進行模擬數(shù)字轉(zhuǎn)換后輸出數(shù)字音視頻信號f0給中心處理器；所述的中心處理器，用于(a)實現(xiàn)數(shù)字音視頻信號f0的緩存、(b)實現(xiàn)所述采集器的音視頻格式配置信號h0的發(fā)送、(c)實現(xiàn)融合后的詢問音視頻設(shè)備類型信號g2的響應(yīng)、以及(d)實現(xiàn)所述信號接收分發(fā)器的運行模式的配置；所述中心處理器包括DSP處理器、FPGA可編程門陣列和程序存儲器；所述的信號接收分發(fā)器，用于(a)實現(xiàn)處理后的音視頻信號f1的分發(fā)、(b)實現(xiàn)協(xié)議詢問音視頻設(shè)備類型電信號g1的融合；所述的光電轉(zhuǎn)換器，用于(a)實現(xiàn)協(xié)議音視頻光電信號f3的電光轉(zhuǎn)換、(b)實現(xiàn)協(xié)議詢問音視頻設(shè)備類型光信號g0的光電轉(zhuǎn)換；所述的協(xié)議接口器，用于(a)實現(xiàn)協(xié)議音視頻光信號f4的光電轉(zhuǎn)換，并輸出高帶寬、高分辨率的音視頻信號給監(jiān)控器、(b)實現(xiàn)詢問音視頻設(shè)備類型電信號的電光轉(zhuǎn)換。
本發(fā)明基于光纖傳輸?shù)囊粢曨l傳輸?shù)目刂葡到y(tǒng)的優(yōu)點在于(1)采用多模石英光纖連接各音視頻設(shè)備，提高了信息傳輸速率，帶寬可達1.25Gbps，能適應(yīng)溫差大、電磁干擾強的惡劣環(huán)境；(2)本發(fā)明音視頻傳輸控制系統(tǒng)采用的通訊協(xié)議(IEEE1394b協(xié)議)可以實現(xiàn)對等網(wǎng)連接，支持傳輸參數(shù)可動態(tài)調(diào)整的等時傳輸，并支持MPEG-2標準。網(wǎng)絡(luò)節(jié)點對應(yīng)于自動分配的存儲映射網(wǎng)絡(luò)地址，支持熱插拔，無須中心控制模塊的應(yīng)用程序干擾；(3)采用符合SBP-2協(xié)議的配置ROM構(gòu)造模式，無須專門編寫驅(qū)動程序，即可識別不同的音頻視頻設(shè)備；(4)采用可兼容PAL、NTSC、SECOM等制式的采集器，可在支持不同制式的監(jiān)視器上顯示視頻信號；(5)采用支持850nm多模石英光纖的光電轉(zhuǎn)換器，有效地降低了成本，實現(xiàn)了高可靠性的光電/電光信號轉(zhuǎn)換；
(6)采用高性能的浮點型DSP，實現(xiàn)音視頻信號的高速處理，結(jié)合等時和異步的傳輸方式，保證音視頻傳輸?shù)母叨葘捯约翱刂泼畹牡脱訒r；


圖1是本發(fā)明的控制結(jié)構(gòu)框圖。
圖2是DSP處理器的電路原理圖。
圖2A是存儲器的電路原理圖。
圖2B是FPGA的電路原理圖。
圖3A是信號接收分發(fā)器的物理層芯片的電路原理圖。
圖3B是信號接收分發(fā)器的鏈路層芯片的電路原理圖。
圖3C是信號接收分發(fā)器的接口、光電轉(zhuǎn)換器的電路原理圖。
圖4是采集器的電路原理圖。
圖5A是協(xié)議接口器的鏈路層芯片的電路原理圖。
圖5B是協(xié)議接口器的物理層芯片的電路原理圖。
圖5C是協(xié)議接口器的接口、光電轉(zhuǎn)換器的電路原理圖。
具體實施例方式
下面將結(jié)合附圖對本發(fā)明作進一步的詳細說明。
本發(fā)明是一種基于光纖傳輸?shù)囊粢曨l傳輸?shù)目刂葡到y(tǒng)，其由中心處理器、采集器、信號接收分發(fā)器、光電轉(zhuǎn)換器和協(xié)議接口器組成。本發(fā)明控制系統(tǒng)所需電源由常規(guī)供電電源提供，其輸出電壓有+1.2V、+1.8V、+2.5V、+3.3V、+5V、+12V。
所述的采集器，用于接收音頻視頻設(shè)備輸出的音視頻信號，并對所述音視頻信號進行模擬數(shù)字轉(zhuǎn)換后輸出數(shù)字音視頻信號f0給中心處理器；所述采集器為菲利浦公司的SAA7114芯片；所述的中心處理器，用于(a)實現(xiàn)數(shù)字音視頻信號f0的緩存、(b)實現(xiàn)所述采集器的音視頻格式配置信號h0的發(fā)送、(c)實現(xiàn)融合后的詢問音視頻設(shè)備類型信號g2的響應(yīng)、以及(d)實現(xiàn)所述信號接收分發(fā)器的運行模式的配置；所述中心處理器包括DSP處理器、FPGA可編程門陣列和程序存儲器，DSP處理器為德州儀器公司的TMS320C6713芯片，F(xiàn)PGA可編程門陣列為EP1K100QC208芯片，程序存儲器為MBM29LV800芯片；
所述的信號接收分發(fā)器，用于(a)實現(xiàn)處理后的音視頻信號f1的分發(fā)、(b)實現(xiàn)協(xié)議詢問音視頻設(shè)備類型電信號g1的融合；所述信號接收分發(fā)器包括物理層芯片、鏈路層芯片，物理層芯片為德州儀器公司的TSB81BA3芯片，鏈路層芯片為德州儀器公司的TSB12LV32芯片；所述的光電轉(zhuǎn)換器，用于(a)實現(xiàn)協(xié)議音視頻光電信號f3的電光轉(zhuǎn)換、(b)實現(xiàn)協(xié)議詢問音視頻設(shè)備類型光信號g0的光電轉(zhuǎn)換；所述光電轉(zhuǎn)換器為HFBR-53D5光模塊；所述的協(xié)議接口器，用于(a)實現(xiàn)協(xié)議音視頻光信號f4的光電轉(zhuǎn)換，并輸出高帶寬(100M～1.25G)、高分辨率(音視頻傳輸符合MPEG-2標準)的音視頻信號給監(jiān)控器、(b)實現(xiàn)詢問音視頻設(shè)備類型電信號的電光轉(zhuǎn)換。所述協(xié)議接口器包括物理層芯片、鏈路層芯片，物理層芯片為德州儀器公司的TSB81BA3芯片，鏈路層芯片為德州儀器公司的TSB82AA2芯片；下面將對本發(fā)明采用的電子芯片之間的電子信息聯(lián)接進行詳細說明(一)中心處理器在本發(fā)明中，中心處理器由DSP芯片(型號TMS320C6713)、FPGA芯片、存儲器芯片組成。
DSP處理器U8的電源輸入端5、9、25、44、47、55、58、65、72、84、87、98、107、114、126、141、162、183、188、206接+3.3V電源；DSP處理器U8的電源輸入端3、11、14、22、29、35、40、43、46、50、51、53、60、67、80、89、96、104、105、116、124、133、149、157、169、171、177、190、195、196、201、208接+1.2V電源；DSP處理器U8的地輸入端4、10、15、23、26、30、34、39、45、48、49、52、54、59、66、73、81、85、88、97、106、115、125、134、142、148、158、163、170、182、189、194、199、203、207接地；DSP處理器U8的20條(EA2-EA21)地址輸出端分別與程序存儲器U7的地址45、25、24、23、22、21、20、19、18、8、7、6、5、4、3、2、1、48、17、16端聯(lián)接；其5條(EA2-EA6)地址輸出端分別聯(lián)接FPGA芯片U20的5個I/O管腳上；其7條(EA2-EA8)地址輸出端分別與信號接收分發(fā)器的鏈路層芯片U3的地址17、18、19、21、22、23、24端聯(lián)接；
DSP處理器U8的8條(ED0-ED7)數(shù)據(jù)輸入輸出端分別與程序存儲器U7的數(shù)據(jù)29、31、33、35、38、40、42、44端聯(lián)接；且8條(ED0-ED7)數(shù)據(jù)輸入輸出端分別聯(lián)接FPGA芯片U20的8個I/O管腳上；且8條(ED0-ED7)數(shù)據(jù)輸入輸出端分別與信號接收分發(fā)器的鏈路層芯片U3的數(shù)據(jù)81、82、83、84、86、87、88、89端聯(lián)接；程序存儲器U7的電源輸入37端接+3.3V電源，地輸入27、46端接地，+3.3V電源與地之間接有電容C26，字節(jié)雙字選擇輸入47端與地之間接有電阻R59；程序存儲器U7的選通26端與DSP處理器U8的空間選通103端聯(lián)接，寫使能11端與DSP處理器U8的寫選通83端聯(lián)接，輸出使能28端與DSP處理器U8的輸出選通75端聯(lián)接，復(fù)位12端與DSP處理器U8的復(fù)位端176聯(lián)接；DSP處理器U8的存儲空間選通102、61、57端分別聯(lián)接FPGA芯片U20的3個I/O管腳上，第4個外部中斷1端、寫選通83端、讀選通79端、輸出選通75端、復(fù)位176端分別聯(lián)接FPGA芯片U20的5個I/O管腳上；DSP處理器U8的第4個外部中斷輸入1端通過一個電阻R49接電源+3.3V；通用輸入輸出2、6、7、173端分別通過電阻R48、電阻R50、電阻R53、電阻R43接電源+3.3V；多通道緩沖串行口外部時鐘源輸入8端通過電阻R54接電源+3.3V；異步存儲準備輸入56端通過電阻R60接電源+3.3V；外部存儲接口時鐘輸入78端與DSP的時鐘2分頻輸出82端聯(lián)接；外部存儲接口總線仲裁輸入138端通過電阻R55接電源+3.3V；模擬高通時鐘輸出159端通過電阻R45接電源+3.3V；通用輸入輸出172端接地；非屏蔽中斷輸入175端通過電阻R47接地；復(fù)位輸入176端通過電阻R42接電源+3.3V；時鐘輸入204端聯(lián)接晶振U25的時鐘輸出3端；時鐘發(fā)生器輸入時鐘源選擇輸入205端通過電阻R44接電源+3.3V；FPGA芯片U20中所需電源為+2.5V和+3.3V，地輸入端為常規(guī)接地；116端與信號接收分發(fā)器的鏈路層芯片U3的選通輸入7端聯(lián)接，140端與讀/寫選通8端聯(lián)接；FPGA芯片U20的160端與采集器U5的圖像口輸出數(shù)據(jù)有效輸出46端聯(lián)接，163端與圖像口時鐘輸出45端聯(lián)接，169端與I2C接口數(shù)據(jù)32端聯(lián)接，170端與I2C接口時鐘輸出31端聯(lián)接，172端與實時控制輸出36端聯(lián)接，173端與線鎖系統(tǒng)時鐘輸出28端聯(lián)接，174端與多目的水平參考輸出53端聯(lián)接，175端與多目的垂直參考輸出52端聯(lián)接，176端與通用輸出信號0輸出49端聯(lián)接，177端與通用輸出信號1輸出48端聯(lián)接，189、190、187、191、192、193、195、196端分別與圖像口數(shù)據(jù)輸出62、61、60、59、57、56、55、54端聯(lián)接，197、198、199、179、200、202、203、205端分別與圖像口顏色信號數(shù)據(jù)輸出72、71、70、69、67、66、65、64端聯(lián)接；時鐘輸入98端聯(lián)接晶振電路U24的時鐘輸出3端。
(二)采集器在本發(fā)明中，采集器U5的電源輸入1、8、11、17、23、25、33、43、51、58、68、75、83、93端接+3.3V電源；采集器U5的地輸入5、9、15、21、24、26、38、50、63、76、88、100端接地；采集器U5的選通輸入27端通過電阻R87接+3.3V；采集器U5的實時控制輸出36端通過電阻R86接地；采集器U5的圖像口目標準備好輸入42端通過電阻R83接+3.3V；采集器U5的圖像口輸出控制信號47端通過電阻R85接+3.3V；采集器U5的模擬測試輸出22端通過電阻R77輸出至模擬輸出接口J2的2端聯(lián)接；采集器U5的晶振輸入6、7端接晶振電路；采集器U5的左右聲道音頻輸出40端通過電阻R76接地；采集器U5的模擬輸入10、12、14、16、13、18端接地；采集器U5的模擬輸入20端通過電容C180、電阻R84與模擬輸入接口J1的2端聯(lián)接，模擬輸入接口J1的2端與地之間接有電阻R82；采集器U5的模擬輸入19端通過電容C181接地；(三)信號接收分發(fā)器在本發(fā)明中，信號接收分發(fā)器包括TSB81BA3物理層芯片U2、TSB12LV32鏈路層芯片U3、協(xié)議接口芯片P1、SN74CBT3125D總線開關(guān)U12、HFBR-53D5光電轉(zhuǎn)換芯片U13。
鏈路層芯片U3的電源輸入10、15、20、35、40、47、68、71、80、85、95端接+3.3V；
鏈路層芯片U3的地輸入5、25、30、45、57、73、78、90、100端接地；鏈路層芯片U3的工作模式選擇輸入12端接地；鏈路層芯片U3的大小端模式選擇輸入75端通過電阻R7接+3.3V；鏈路層芯片U3的微控器接口數(shù)據(jù)傳輸模式選擇輸入11端通過電阻R8接+3.3V；鏈路層芯片的微控器數(shù)據(jù)傳輸位寬選擇輸入13端通過電阻R4接+3.3V；鏈路層芯片的微控器接口模式選擇輸入14端通過電阻R5接+3.3V；鏈路層芯片的物理-鏈路接口數(shù)據(jù)輸入輸出67、66、63、62、61、60、59、58端分別與信號接收分發(fā)器的物理層芯片U2的物理-鏈路接口數(shù)據(jù)輸入輸出11、12、13、15、16、17、19、20端聯(lián)接；鏈路層芯片的鏈路層喚醒輸入64端與信號接收分發(fā)器的物理層芯片U2的鏈路層喚醒信號輸出2端聯(lián)接，且2端通過電阻R25接地；鏈路層芯片的鏈路層電源狀態(tài)輸出53端與物理層芯片U2的鏈路層電源狀態(tài)輸入80端聯(lián)接，且80端通過電阻R26接地；鏈路層芯片的物理層請求信號輸出74端與物理層芯片U2的物理層請求信號輸入3端聯(lián)接；鏈路層芯片的系統(tǒng)時鐘輸入72端通過電阻R31與物理層芯片U2的鏈路層時鐘輸出5端聯(lián)接；鏈路層芯片的物理-鏈路接口控制信號70、69端分別與物理層芯片U2的物理-鏈路接口控制信號9、10端聯(lián)接；鏈路層芯片的競爭狀態(tài)選擇65端接地；鏈路層芯片的循環(huán)時鐘輸入76端通過電阻R2接+3.3V；鏈路層芯片的測試模式輸入16端接地；鏈路層芯片的數(shù)據(jù)移動口準備信號輸入77端通過電阻R22接+3.3V；鏈路層芯片的數(shù)據(jù)移動口輸出時鐘46端通過電阻R6接地；鏈路層芯片的復(fù)位9端與DSP處理器U8的復(fù)位176端聯(lián)接；鏈路層芯片的時鐘輸入6端與DSP處理器U8的時鐘輸出77端聯(lián)接。
物理層芯片U2的電源輸入6、18、24、31、39、44、51、57、63、69、70端接+3.3V；
物理層芯片的電源輸入8、29、30、37、65、71端接+1.8V；物理層芯片的地輸入4、14、21、25、28、38、40、43、50、61、62、64、72、76端接地；物理層芯片的復(fù)位75端通過電容C3接地；物理層芯片的掉電輸入77端接地；物理層芯片的電源模式選擇66端與地之間接有電阻R17，電源模式選擇67端與+3.3V電源之間接有電阻R18，電源模式選擇68端與+3.3V電源之間接有電阻R19；物理層芯片的電流配置22、23端通過電阻R27相連；物理層芯片的測試控制輸入78端通過電阻R20接+3.3V；物理層芯片的保留26端通過電阻R3接地；物理層芯片的晶振輸入27端接晶振電路，同時通過電阻R30接地；物理層芯片的鏈路層時鐘輸入7端通過電阻R24接地；物理層芯片的測試控制輸入73端通過電阻R21接+3.3V；物理層芯片的測試控制輸入35、36端接地；物理層芯片的線纜電源狀態(tài)輸入34端通過電阻R32接+12V；物理層芯片的數(shù)據(jù)選通模式選擇輸入32端通過電阻R23接+3.3V，數(shù)據(jù)選通模式選擇輸入33端接地；物理層芯片的Beta模式選擇輸入74端接地；物理層芯片的端口0數(shù)據(jù)輸出42、41端分別通過電容C12、電容C14聯(lián)接光電轉(zhuǎn)換器U13的數(shù)據(jù)輸出8、7端；光電轉(zhuǎn)換器U13的電源輸入5、6端接+5V，地輸入1、9端接地；協(xié)議物理層芯片的端口0數(shù)據(jù)輸入46、45端分別聯(lián)接總線開關(guān)U 12的數(shù)據(jù)輸出3、6端；總線開關(guān)U12的電源輸入14端接+5V，地輸入7端接地；總線開關(guān)U12的數(shù)據(jù)輸入2、5端分別通過電容C15、電容C16和匹配阻抗連接光電轉(zhuǎn)換器U13的數(shù)據(jù)輸入2、3端；總線開關(guān)U12的使能1、4端通過電阻R83聯(lián)接電平轉(zhuǎn)換芯片U14的輸出7端；物理層芯片的端口0偏壓輸出47端與阻抗匹配網(wǎng)絡(luò)聯(lián)接，且阻抗匹配網(wǎng)絡(luò)電阻R13與數(shù)據(jù)輸入45端聯(lián)接，電阻R14與數(shù)據(jù)輸入46端聯(lián)接；
物理層芯片的端口1數(shù)據(jù)輸出48、49端接地；物理層芯片的端口1偏壓輸出54端通過電容C19接地；物理層芯片的端口2數(shù)據(jù)輸出56、55端與阻抗匹配網(wǎng)絡(luò)聯(lián)接，且端口2數(shù)據(jù)輸出56、55端分別與協(xié)議接口P1的2、1端聯(lián)接；端口2數(shù)據(jù)輸入59、58端與阻抗匹配網(wǎng)絡(luò)聯(lián)接，且端口2數(shù)據(jù)輸入59、58端分別與協(xié)議接口P1的4、3端聯(lián)接；物理層芯片的端口2偏壓輸出端60通過阻抗匹配網(wǎng)絡(luò)聯(lián)接端口2的數(shù)據(jù)輸入59、58端；光電轉(zhuǎn)換器U13的信號探測4端聯(lián)接電平轉(zhuǎn)換芯片U14的數(shù)據(jù)輸入2端，且數(shù)據(jù)輸入2端通過電阻R82接地；電平轉(zhuǎn)換芯片U14的差分數(shù)據(jù)輸入3端聯(lián)接參考電壓輸出4端，并通過電容C202接地；電平轉(zhuǎn)換芯片U14的電源輸入8端接+5V，地輸入5端接地；協(xié)議接口P1的電源輸入8端接+12V，地輸入6、9、10、11、12、13端接地；協(xié)議接口P1的輸入信號參考地5端通過電容C1、電容C7和電阻R28接地。
(四)協(xié)議接口器在本發(fā)明中，協(xié)議接口器包括PCI總線、接口芯片和光電轉(zhuǎn)換器，因PCI總線插槽為標準64位，故未給出附圖。接口芯片又由TSB81BA3物理層芯片U9和TSB82AA2鏈路層芯片U6組成，協(xié)議接口芯片P2、SN74CBT3125D總線開關(guān)U22、HFBR-53D5光電轉(zhuǎn)換芯片U23。
鏈路層芯片U6的電源輸入8、15、31、42、62、75、86、102、126、135、139端接+3.3V；鏈路層芯片U6的地輸入9、22、32、43、52、63、76、81、93、103、112、122、127、137、140端接地；鏈路層芯片的64位地址/數(shù)據(jù)總線輸入輸出端分別聯(lián)接在PCI總線上，4位PCI總線信號鉗制電壓21、55、91、117端、8位PCI總線命令和字節(jié)使能端分別聯(lián)接在PCI總線上，時鐘輸入10端、選通45端、PCI循環(huán)幀輸入輸出40端、PCI總線同意信號輸入12端、PCI總線初始化設(shè)備選擇輸入28端、PCI總線中斷輸出信號5端、初始準備信號輸入輸出41端、PCI總線奇偶校驗49、80端、PCI總線奇偶校驗錯誤47端、PCI總線喚醒14端、PCI總線請求輸出13端、PCI總線系統(tǒng)錯誤輸出48端、PCI總線循環(huán)停止信號輸入輸出46端、目標準備好輸入輸出44端、PCI總線64位傳輸相應(yīng)輸入72端、PCI總線64位請求輸入73端、PCI總線復(fù)位6端分別聯(lián)接PCI總線的相應(yīng)端；鏈路層芯片U6的1.8V旁路電阻16、87端分別通過一個0.1uF的電容C147、電容C148接地；鏈路層芯片的多功能選擇1端通過一個4.7K電阻R145接3.3V；鏈路層芯片的復(fù)位7端通過一個43K的電阻R144接+3.3V，同時通過一個1uF的電容C146接地；鏈路層芯片U6的規(guī)范器使能2端通過一個220歐的電阻R146接地；鏈路層芯片U6的I2C總線接口3、4端分別聯(lián)接存儲器EEPROM(AT24C02)芯片U6-1的I2C接口6、5端，存儲器的I2C接口6、5端分別通過電阻R142、電阻R143接+3.3V；存儲器的電源輸入8端接+3.3V，地輸入4端接地，地址選擇1、2、3端接地，寫保護7端通過一個1K的電阻R141接+3.3V，同時聯(lián)接跳線JP1的1端；鏈路層芯片U6的8位物理-鏈路接口數(shù)據(jù)輸入輸出132、131、130、129、128、125、124、123端分別聯(lián)接協(xié)議接口器的物理層芯片U9的8位物理-鏈路接口數(shù)據(jù)輸入輸出11、12、13、15、16、17、19、20端，鏈路層喚醒輸入142端聯(lián)接鏈路層喚醒信號輸出2端，同時通過一個1K電阻R125接地，鏈路層電源狀態(tài)輸出144端聯(lián)接鏈路層電源狀態(tài)輸入80端，同時通過一個1K電阻R126接地，物理層請求信號輸出141端聯(lián)接物理層請求信號輸入3端，系統(tǒng)時鐘輸入138端通過一個22歐電阻R131聯(lián)接鏈路層時鐘輸出5端，鏈路層時鐘輸出136端聯(lián)接鏈路層時鐘輸入7端，物理層中斷輸入143端聯(lián)接物理層中斷輸出1端，物理-鏈路接口控制信號134、133端分別聯(lián)接物理-鏈路接口控制信號9、10端；物理層芯片U9的電源輸入6、18、24、31、39、44、51、57、63、69、70端接+3.3V；物理層芯片的電源輸入8、29、30、37、65、71端接+1.8V；
物理層芯片的地輸入4、14、21、25、28、38、40、43、50、61、62、64、72、76端接地；物理層芯片的復(fù)位75端通過電容C213接地；物理層芯片的掉電輸入77端接地；物理層芯片的電源模式選擇66端與地之間接有電阻R117，電源模式選擇67端與+3.3V電源之間接有電阻R118，電源模式選擇68端與+3.3V電源之間接有電阻R119；物理層芯片的電流配置22、23端通過電阻R127相連；物理層芯片的測試控制輸入78端通過電阻R120接+3.3V；物理層芯片的保留26端通過電阻R103接地；物理層芯片的晶振輸入27端接晶振電路，同時通過電阻R130接地；物理層芯片的測試控制輸入73端通過電阻R121接+3.3V；物理層芯片的測試控制輸入35、36端接地；物理層芯片的線纜電源狀態(tài)輸入34端通過電阻R132接+12V；物理層芯片的數(shù)據(jù)選通模式選擇輸入32端通過電阻R123接+3.3V，數(shù)據(jù)選通模式選擇輸入33端接地；物理層芯片的Beta模式選擇輸入74端接地；物理層芯片的端口0數(shù)據(jù)輸出42、41端分別通過電容C222、電容C224聯(lián)接光電轉(zhuǎn)換器U23的數(shù)據(jù)輸出8、7端；光電轉(zhuǎn)換器U23的電源輸入5、6端接+5V，地輸入1、9端接地；物理層芯片的端口0數(shù)據(jù)輸入46、45端分別聯(lián)接總線開關(guān)U22的數(shù)據(jù)輸出3、6端；總線開關(guān)U22的電源輸入14端接+5V，地輸入7端接地；總線開關(guān)U22的數(shù)據(jù)輸入2、5端分別通過電容C15、電容C16和匹配阻抗連接光電轉(zhuǎn)換器U23的數(shù)據(jù)輸入2、3端；總線開關(guān)U22的使能1、4端通過電阻R183聯(lián)接電平轉(zhuǎn)換芯片U24的輸出7端；物理層芯片的端口0偏壓輸出47端與阻抗匹配網(wǎng)絡(luò)聯(lián)接，且阻抗匹配網(wǎng)絡(luò)電阻R113與數(shù)據(jù)輸入45端聯(lián)接，電阻R114與數(shù)據(jù)輸入46端聯(lián)接；物理層芯片的端口1數(shù)據(jù)輸出48、49端接地；物理層芯片的端口1偏壓輸出54端通過電容C229接地；
物理層芯片的端口2數(shù)據(jù)輸出56、55端與阻抗匹配網(wǎng)絡(luò)聯(lián)接，且端口2數(shù)據(jù)輸出56、55端分別與協(xié)議接口P2的2、1端聯(lián)接；端口2數(shù)據(jù)輸入59、58端與阻抗匹配網(wǎng)絡(luò)聯(lián)接，且端口2數(shù)據(jù)輸入59、58端分別與協(xié)議接口P2的4、3端聯(lián)接；物理層芯片的端口2偏壓輸出60端通過阻抗匹配網(wǎng)絡(luò)聯(lián)接端口2的數(shù)據(jù)輸入59、58端；光電轉(zhuǎn)換器U23的信號探測4端聯(lián)接電平轉(zhuǎn)換芯片U11的數(shù)據(jù)輸入2端，且數(shù)據(jù)輸入2端通過電阻R182接地；電平轉(zhuǎn)換芯片U11的差分數(shù)據(jù)輸入3端聯(lián)接參考電壓輸出4端，并通過電容C242接地；電平轉(zhuǎn)換芯片U11的電源輸入8端接+5V，地輸入5端接地；協(xié)議接口P2的電源輸入8端接+12V，地輸入6、9、10、11、12、13端接地；協(xié)議接口P2的輸入信號參考地5端通過電容C211、電容C217和電阻R128接地。
本發(fā)明采用分布式網(wǎng)絡(luò)為引入駕駛幫助系統(tǒng)提供了基礎(chǔ)。實時應(yīng)用要求實現(xiàn)電機部件的分布式控制，分布式網(wǎng)絡(luò)將計算能力分布到需要的節(jié)點中。便宜并且功能強大的微控制器容易購買使得分布式網(wǎng)絡(luò)的應(yīng)用成為可能。建立可靠的分布式光纖鏈路是實現(xiàn)光纖傳輸替代銅線傳輸?shù)那疤?。光纖網(wǎng)絡(luò)在Boeing的777中的成功應(yīng)用表明光纖并不是脆弱得不能用于惡劣的操作環(huán)境。
權(quán)利要求
1.一種基于光纖傳輸?shù)囊粢曨l傳輸?shù)目刂葡到y(tǒng)，其特征在于由中心處理器、采集器、信號接收分發(fā)器、光電轉(zhuǎn)換器和協(xié)議接口器組成，所述的采集器，用于接收音頻視頻設(shè)備輸出的音視頻信號，并對所述音視頻信號進行模擬數(shù)字轉(zhuǎn)換后輸出數(shù)字音視頻信號f0給中心處理器；所述的中心處理器，用于(a)實現(xiàn)數(shù)字音視頻信號f0的緩存、(b)實現(xiàn)所述采集器的音視頻格式配置信號h0的發(fā)送、(c)實現(xiàn)融合后的詢問音視頻設(shè)備類型信號g2的響應(yīng)、以及(d)實現(xiàn)所述信號接收分發(fā)器的運行模式的配置；所述中心處理器包括DSP處理器、FPGA可編程門陣列和程序存儲器；所述的信號接收分發(fā)器，用于(a)實現(xiàn)處理后的音視頻信號f1的分發(fā)、(b)實現(xiàn)協(xié)議詢問音視頻設(shè)備類型電信號g1的融合；所述信號接收分發(fā)器包括物理層芯片、鏈路層芯片；所述的光電轉(zhuǎn)換器，用于(a)實現(xiàn)協(xié)議音視頻光電信號f3的電光轉(zhuǎn)換、(b)實現(xiàn)協(xié)議詢問音視頻設(shè)備類型光信號g0的光電轉(zhuǎn)換；所述的協(xié)議接口器，用于(a)實現(xiàn)協(xié)議音視頻光信號f4的光電轉(zhuǎn)換，并輸出音視頻信號給監(jiān)控器、(b)實現(xiàn)詢問音視頻設(shè)備類型電信號的電光轉(zhuǎn)換；所述協(xié)議接口器包括物理層芯片、鏈路層芯片。
2.根據(jù)權(quán)利要求1所述的音視頻傳輸?shù)目刂葡到y(tǒng)，其特征在于所述采集器選取SAA7114芯片，DSP處理器選取TMS320C6713芯片，F(xiàn)PGA可編程門陣列選取EP1K100QC208芯片，程序存儲器選取MBM29LV800芯片，信號接收分發(fā)器的物理層選取TSB81BA3芯片、鏈路層選取TSB12LV32芯片，協(xié)議接口器的物理層選取TSB81BA3芯片、鏈路層選取TSB82AA2芯片。
3.根據(jù)權(quán)利要求1所述的音視頻傳輸?shù)目刂葡到y(tǒng)，其特征在于電子信息的聯(lián)接為，DSP處理器U8的電源輸入端5、9、25、44、47、55、58、65、72、84、87、98、107、114、126、141、162、183、188、206接+3.3V電源；DSP處理器U8的電源輸入端3、11、14、22、29、35、40、43、46、50、51、53、60、67、80、89、96、104、105、116、124、133、149、157、169、171、177、190、195、196、201、208接+1.2V電源；DSP處理器U8的地輸入端4、10、15、23、26、30、34、39、45、48、49、52、54、59、66、73、81、85、88、97、106、115、125、134、142、148、158、163、170、182、189、194、199、203、207接地；DSP處理器U8的EA2-EA21地址輸出端分別與程序存儲器U7的地址45、25、24、23、22、21、20、19、18、8、7、6、5、4、3、2、1、48、17、16端聯(lián)接；其EA2-EA6地址輸出端分別聯(lián)接FPGA芯片U20的5個I/O管腳上；其EA2-EA8地址輸出端分別與信號接收分發(fā)器的鏈路層芯片U3的地址17、18、19、21、22、23、24端聯(lián)接；DSP處理器U8的ED0-ED7數(shù)據(jù)輸入輸出端分別與程序存儲器U7的數(shù)據(jù)29、31、33、35、38、40、42、44端聯(lián)接；且ED0-ED7數(shù)據(jù)輸入輸出端分別聯(lián)接FPGA芯片U20的8個I/O管腳上；且ED0-ED7數(shù)據(jù)輸入輸出端分別與信號接收分發(fā)器的鏈路層芯片U3的數(shù)據(jù)81、82、83、84、86、87、88、89端聯(lián)接；程序存儲器U7的電源輸入37端接+3.3V電源，地輸入27、46端接地，+3.3V電源與地之間接有電容C26，字節(jié)雙字選擇輸入47端與地之間接有電阻R59；程序存儲器U7的選通26端與DSP處理器U8的空間選通103端聯(lián)接，寫使能11端與DSP處理器U8的寫選通83端聯(lián)接，輸出使能28端與DSP處理器U8的輸出選通75端聯(lián)接，復(fù)位12端與DSP處理器U8的復(fù)位端176聯(lián)接；DSP處理器U8的存儲空間選通102、61、57端分別聯(lián)接FPGA芯片U20的3個I/O管腳上，第4個外部中斷1端、寫選通83端、讀選通79端、輸出選通75端、復(fù)位176端分別聯(lián)接FPGA芯片U20A的5個I/O管腳上；DSP處理器U8的第4個外部中斷輸入1端通過一個電阻R49接電源+3.3V；通用輸入輸出2、6、7、173端分別通過電阻R48、電阻R50、電阻R53、電阻R43接電源+3.3V；多通道緩沖串行口外部時鐘源輸入8端通過電阻R54接電源+3.3V；異步存儲準備輸入56端通過電阻R60接電源+3.3V；外部存儲接口時鐘輸入78端與DSP的時鐘2分頻輸出82端聯(lián)接；外部存儲接口總線仲裁輸入138端通過電阻R55接電源+3.3V；模擬高通時鐘輸出159端通過電阻R45接電源+3.3V；通用輸入輸出172端接地；非屏蔽中斷輸入175端通過電阻R47接地；復(fù)位輸入176端通過電阻R42接電源+3.3V；時鐘輸入204端聯(lián)接晶振U25的時鐘輸出3端；時鐘發(fā)生器輸入時鐘源選擇輸入205端通過電阻R44接電源+3.3V；FPGA芯片U20中所需電源為+2.5V和+3.3V，地輸入端為常規(guī)接地；116端與信號接收分發(fā)器的鏈路層芯片U3的選通輸入7端聯(lián)接，140端與讀/寫選通8端聯(lián)接；FPGA芯片U20的160端與采集器U5的圖像口輸出數(shù)據(jù)有效輸出46端聯(lián)接，163端與圖像口時鐘輸出45端聯(lián)接，169端與I2C接口數(shù)據(jù)32端聯(lián)接，170端與I2C接口時鐘輸出31端聯(lián)接，172端與實時控制輸出36端聯(lián)接，173端與線鎖系統(tǒng)時鐘輸出28端聯(lián)接，174端與多目的水平參考輸出53端聯(lián)接，175端與多目的垂直參考輸出52端聯(lián)接，176端與通用輸出信號0輸出49端聯(lián)接，177端與通用輸出信號1輸出48端聯(lián)接，189、190、187、191、192、193、195、196端分別與圖像口數(shù)據(jù)輸出62、61、60、59、57、56、55、54端聯(lián)接，197、198、199、179、200、202、203、205端分別與圖像口顏色信號數(shù)據(jù)輸出72、71、70、69、67、66、65、64端聯(lián)接；時鐘輸入98端聯(lián)接晶振電路U24的時鐘輸出3端；采集器U5的電源輸入1、8、11、17、23、25、33、43、51、58、68、75、83、93端接+3.3V電源；采集器U5的地輸入5、9、15、21、24、26、38、50、63、76、88、100端接地；采集器U5的選通輸入27端通過電阻R87接+3.3V；采集器U5的實時控制輸出36端通過電阻R86接地；采集器U5的圖像口目標準備好輸入42端通過電阻R83接+3.3V；采集器U5的圖像口輸出控制信號47端通過電阻R85接+3.3V；采集器U5的模擬測試輸出22端通過電阻R77輸出至模擬輸出接口J2的2端聯(lián)接；采集器U5的晶振輸入6、7端接晶振電路；采集器U5的左右聲道音頻輸出40端通過電阻R76接地；采集器U5的模擬輸入10、12、14、16、13、18端接地；采集器U5的模擬輸入20端通過電容C180、電阻R84與模擬輸入接口J1的2端聯(lián)接，模擬輸入接口J1的2端與地之間接有電阻R82；采集器U5的模擬輸入19端通過電容C181接地；信號接收分發(fā)器的鏈路層芯片U3的電源輸入10、15、20、35、40、47、68、71、80、85、95端接+3.3V；鏈路層芯片U3的地輸入5、25、30、45、57、73、78、90、100端接地；鏈路層芯片U3的工作模式選擇輸入12端接地；鏈路層芯片U3的大小端模式選擇輸入75端通過電阻R7接+3.3V；鏈路層芯片U3的微控器接口數(shù)據(jù)傳輸模式選擇輸入11端通過電阻R8接+3.3V；鏈路層芯片的微控器數(shù)據(jù)傳輸位寬選擇輸入13端通過電阻R4接+3.3V；鏈路層芯片的微控器接口模式選擇輸入14端通過電阻R5接+3.3V；鏈路層芯片的物理-鏈路接口數(shù)據(jù)輸入輸出67、66、63、62、61、60、59、58端分別與信號接收分發(fā)器的物理層芯片U2的物理-鏈路接口數(shù)據(jù)輸入輸出11、12、13、15、16、17、19、20端聯(lián)接；鏈路層芯片的鏈路層喚醒輸入64端與信號接收分發(fā)器的物理層芯片U2的鏈路層喚醒信號輸出2端聯(lián)接，且2端通過電阻R25接地；鏈路層芯片的鏈路層電源狀態(tài)輸出53端與物理層芯片U2的鏈路層電源狀態(tài)輸入80端聯(lián)接，且80端通過電阻R26接地；鏈路層芯片的物理層請求信號輸出74端與物理層芯片U2的物理層請求信號輸入3端聯(lián)接；鏈路層芯片的系統(tǒng)時鐘輸入72端通過電阻R31與物理層芯片U2的鏈路層時鐘輸出5端聯(lián)接；鏈路層芯片的物理-鏈路接口控制信號70、69端分別與物理層芯片U2的物理-鏈路接口控制信號9、10端聯(lián)接；鏈路層芯片的競爭狀態(tài)選擇65端接地；鏈路層芯片的循環(huán)時鐘輸入76端通過電阻R2接+3.3V；鏈路層芯片的測試模式輸入16端接地；鏈路層芯片的數(shù)據(jù)移動口準備信號輸入77端通過電阻R22接+3.3V；鏈路層芯片的數(shù)據(jù)移動口輸出時鐘46端通過電阻R6接地；鏈路層芯片的復(fù)位9端與DSP處理器U8的復(fù)位176端聯(lián)接；鏈路層芯片的時鐘輸入6端與DSP處理器U8的時鐘輸出77端聯(lián)接。物理層芯片U2的電源輸入6、18、24、31、39、44、51、57、63、69、70端接+3.3V；物理層芯片的電源輸入8、29、30、37、65、71端接+1.8V；物理層芯片的地輸入4、14、21、25、28、38、40、43、50、61、62、64、72、76端接地；物理層芯片的復(fù)位75端通過電容C3接地；物理層芯片的掉電輸入77端接地；物理層芯片的電源模式選擇66端與地之間接有電阻R17，電源模式選擇67端與+3.3V電源之間接有電阻R18，電源模式選擇68端與+3.3V電源之間接有電阻R19；物理層芯片的電流配置22、23端通過電阻R27相連；物理層芯片的測試控制輸入78端通過電阻R20接+3.3V；物理層芯片的保留26端通過電阻R3接地；物理層芯片的晶振輸入27端接晶振電路，同時通過電阻R30接地；物理層芯片的鏈路層時鐘輸入7端通過電阻R24接地；物理層芯片的測試控制輸入73端通過電阻R21接+3.3V；物理層芯片的測試控制輸入35、36端接地；物理層芯片的線纜電源狀態(tài)輸入34端通過電阻R32接+12V；物理層芯片的數(shù)據(jù)選通模式選擇輸入32端通過電阻R23接+3.3V，數(shù)據(jù)選通模式選擇輸入33端接地；物理層芯片的Beta模式選擇輸入74端接地；物理層芯片的端口0數(shù)據(jù)輸出42、41端分別通過電容C12、電容C14聯(lián)接光電轉(zhuǎn)換器U13的數(shù)據(jù)輸出8、7端；光電轉(zhuǎn)換器U13的電源輸入5、6端接+5V，地輸入1、9端接地；協(xié)議物理層芯片的端口0數(shù)據(jù)輸入46、45端分別聯(lián)接總線開關(guān)U12的數(shù)據(jù)輸出3、6端；總線開關(guān)U12的電源輸入14端接+5V，地輸入7端接地；總線開關(guān)U12的數(shù)據(jù)輸入2、5端分別通過電容C15、電容C16和匹配阻抗連接光電轉(zhuǎn)換器U13的數(shù)據(jù)輸入2、3端；總線開關(guān)U12的使能1、4端通過電阻R83聯(lián)接電平轉(zhuǎn)換芯片U14的輸出7端；物理層芯片的端口0偏壓輸出47端與阻抗匹配網(wǎng)絡(luò)聯(lián)接，且阻抗匹配網(wǎng)絡(luò)電阻R13與數(shù)據(jù)輸入45端聯(lián)接，電阻R14與數(shù)據(jù)輸入46端聯(lián)接；物理層芯片的端口1數(shù)據(jù)輸出48、49端接地；物理層芯片的端口1偏壓輸出54端通過電容C19接地；物理層芯片的端口2數(shù)據(jù)輸出56、55端與阻抗匹配網(wǎng)絡(luò)聯(lián)接，且端口2數(shù)據(jù)輸出56、55端分別與協(xié)議接口P1的2、1端聯(lián)接；端口2數(shù)據(jù)輸入59、58端與阻抗匹配網(wǎng)絡(luò)聯(lián)接，且端口2數(shù)據(jù)輸入59、58端分別與協(xié)議接口P1的4、3端聯(lián)接；物理層芯片的端口2偏壓輸出端60通過阻抗匹配網(wǎng)絡(luò)聯(lián)接端口2的數(shù)據(jù)輸入59、58端；光電轉(zhuǎn)換器U13的信號探測4端聯(lián)接電平轉(zhuǎn)換芯片U14的數(shù)據(jù)輸入2端，且數(shù)據(jù)輸入2端通過電阻R82接地；電平轉(zhuǎn)換芯片U14的差分數(shù)據(jù)輸入3端聯(lián)接參考電壓輸出4端，并通過電容C202接地；電平轉(zhuǎn)換芯片U14的電源輸入8端接+5V，地輸入5端接地；協(xié)議接口P1的電源輸入8端接+12V，地輸入6、9、10、11、12、13端接地；協(xié)議接口P1的輸入信號參考地5端通過電容C1、電容C7和電阻R28接地；協(xié)議接口器的鏈路層芯片U6的電源輸入8、15、31、42、62、75、86、102、126、135、139端接+3.3V；鏈路層芯片U6的地輸入9、22、32、43、52、63、76、81、93、103、112、122、127、137、140端接地；鏈路層芯片的64位地址/數(shù)據(jù)總線輸入輸出端分別聯(lián)接在PCI總線上，4位PCI總線信號鉗制電壓21、55、91、117端、8位PCI總線命令和字節(jié)使能端分別聯(lián)接在PCI總線上，時鐘輸入10端、選通45端、PCI循環(huán)幀輸入輸出40端、PCI總線同意信號輸入12端、PCI總線初始化設(shè)備選擇輸入28端、PCI總線中斷輸出信號5端、初始準備信號輸入輸出41端、PCI總線奇偶校驗49、80端、PCI總線奇偶校驗錯誤47端、PCI總線喚醒14端、PCI總線請求輸出13端、PCI總線系統(tǒng)錯誤輸出48端、PCI總線循環(huán)停止信號輸入輸出46端、目標準備好輸入輸出44端、PCI總線64位傳輸相應(yīng)輸入72端、PCI總線64位請求輸入73端、PCI總線復(fù)位6端分別聯(lián)接PCI總線的相應(yīng)端；鏈路層芯片U6的1.8V旁路電阻16、87端分別通過一個0.1uF的電容C147、電容C148接地；鏈路層芯片的多功能選擇1端通過一個4.7K電阻R145接3.3V；鏈路層芯片的復(fù)位7端通過一個43K的電阻R144接+3.3V，同時通過一個1uF的電容C146接地；鏈路層芯片U6的規(guī)范器使能2端通過一個220歐的電阻R146接地；鏈路層芯片U6的I2C總線接口3、4端分別聯(lián)接存儲器EEPROM(AT24C02)芯片U6-1的I2C接口6、5端，存儲器的I2C接口6、5端分別通過電阻R142、電阻R143接+3.3V；存儲器的電源輸入8端接+3.3V，地輸入4端接地，地址選擇1、2、3端接地，寫保護7端通過一個1K的電阻R141接+3.3V，同時聯(lián)接跳線JP1的1端；鏈路層芯片U6的8位物理-鏈路接口數(shù)據(jù)輸入輸出132、131、130、129、128、125、124、123端分別聯(lián)接協(xié)議接口器的物理層芯片U9的8位物理-鏈路接口數(shù)據(jù)輸入輸出11、12、13、15、16、17、19、20端，鏈路層喚醒輸入142端聯(lián)接鏈路層喚醒信號輸出2端，同時通過一個1K電阻R125接地，鏈路層電源狀態(tài)輸出144端聯(lián)接鏈路層電源狀態(tài)輸入80端，同時通過一個1K電阻R126接地，物理層請求信號輸出141端聯(lián)接物理層請求信號輸入3端，系統(tǒng)時鐘輸入138端通過一個22歐電阻R131聯(lián)接鏈路層時鐘輸出5端，鏈路層時鐘輸出136端聯(lián)接鏈路層時鐘輸入7端，物理層中斷輸入143端聯(lián)接物理層中斷輸出1端，物理-鏈路接口控制信號134、133端分別聯(lián)接物理-鏈路接口控制信號9、10端；物理層芯片U9的電源輸入6、18、24、31、39、44、51、57、63、69、70端接+3.3V；物理層芯片的電源輸入8、29、30、37、65、71端接+1.8V；物理層芯片的地輸入4、14、21、25、28、38、40、43、50、61、62、64、72、76端接地；物理層芯片的復(fù)位75端通過電容C213接地；物理層芯片的掉電輸入77端接地；物理層芯片的電源模式選擇66端與地之間接有電阻R117，電源模式選擇67端與+3.3V電源之間接有電阻R118，電源模式選擇68端與+3.3V電源之間接有電阻R119；物理層芯片的電流配置22、23端通過電阻R127相連；物理層芯片的測試控制輸入78端通過電阻R120接+3.3V；物理層芯片的保留26端通過電阻R103接地；物理層芯片的晶振輸入27端接晶振電路，同時通過電阻R130接地；物理層芯片的測試控制輸入73端通過電阻R121接+3.3V；物理層芯片的測試控制輸入35、36端接地；物理層芯片的線纜電源狀態(tài)輸入34端通過電阻R132接+12V；物理層芯片的數(shù)據(jù)選通模式選擇輸入32端通過電阻R123接+3.3V，數(shù)據(jù)選通模式選擇輸入33端接地；物理層芯片的Beta模式選擇輸入74端接地；物理層芯片的端口0數(shù)據(jù)輸出42、41端分別通過電容C222、電容C224聯(lián)接光電轉(zhuǎn)換器U23的數(shù)據(jù)輸出8、7端；光電轉(zhuǎn)換器U23的電源輸入5、6端接+5V，地輸入1、9端接地；物理層芯片的端口0數(shù)據(jù)輸入46、45端分別聯(lián)接總線開關(guān)U22的數(shù)據(jù)輸出3、6端；總線開關(guān)U22的電源輸入14端接+5V，地輸入7端接地；總線開關(guān)U22的數(shù)據(jù)輸入2、5端分別通過電容C15、電容C16和匹配阻抗連接光電轉(zhuǎn)換器U23的數(shù)據(jù)輸入2、3端；總線開關(guān)U22的使能1、4端通過電阻R183聯(lián)接電平轉(zhuǎn)換芯片U24的輸出7端；物理層芯片的端口0偏壓輸出47端與阻抗匹配網(wǎng)絡(luò)聯(lián)接，且阻抗匹配網(wǎng)絡(luò)電阻R113與數(shù)據(jù)輸入45端聯(lián)接，電阻R114與數(shù)據(jù)輸入46端聯(lián)接；物理層芯片的端口1數(shù)據(jù)輸出48、49端接地；物理層芯片的端口1偏壓輸出54端通過電容C229接地；物理層芯片的端口2數(shù)據(jù)輸出56、55端與阻抗匹配網(wǎng)絡(luò)聯(lián)接，且端口2數(shù)據(jù)輸出56、55端分別與協(xié)議接口P2的2、1端聯(lián)接；端口2數(shù)據(jù)輸入59、58端與阻抗匹配網(wǎng)絡(luò)聯(lián)接，且端口2數(shù)據(jù)輸入59、58端分別與協(xié)議接口P2的4、3端聯(lián)接；物理層芯片的端口2偏壓輸出60端通過阻抗匹配網(wǎng)絡(luò)聯(lián)接端口2的數(shù)據(jù)輸入59、58端；光電轉(zhuǎn)換器U23的信號探測4端聯(lián)接電平轉(zhuǎn)換芯片U11的數(shù)據(jù)輸入2端，且數(shù)據(jù)輸入2端通過電阻R182接地；電平轉(zhuǎn)換芯片U11的差分數(shù)據(jù)輸入3端聯(lián)接參考電壓輸出4端，并通過電容C242接地；電平轉(zhuǎn)換芯片U11的電源輸入8端接+5V，地輸入5端接地；協(xié)議接口P2的電源輸入8端接+12V，地輸入6、9、10、11、12、13端接地；協(xié)議接口P2的輸入信號參考地5端通過電容C211、電容C217和電阻R128接地。
全文摘要
本發(fā)明公開了一種基于光纖傳輸?shù)囊粢曨l傳輸?shù)目刂葡到y(tǒng)，由中心處理器、采集器、信號接收分發(fā)器、光電轉(zhuǎn)換器和協(xié)議接口器組成。所述的中心處理器，用于(a)實現(xiàn)數(shù)字音視頻信號f
文檔編號H04N7/22GK1956540SQ20061011344
公開日2007年5月2日 申請日期2006年9月28日 優(yōu)先權(quán)日2006年9月28日
發(fā)明者張春熹, 史潔琴, 段靖遠, 馬迎建, 劉惠蘭, 楊玉生 申請人:北京航空航天大學