本發(fā)明涉及復(fù)用器，具體地，涉及電路如用于在復(fù)用器中使用或作為復(fù)用器使用的鎖存電路。這種電路可以實(shí)現(xiàn)為例如ic芯片上的集成電路。

背景技術(shù)：

復(fù)用電路用于將輸入數(shù)據(jù)信號(hào)(通常是數(shù)字?jǐn)?shù)據(jù)信號(hào))上攜載的數(shù)據(jù)(或其它信息)復(fù)用到輸出數(shù)據(jù)信號(hào)上。對(duì)于將輸入數(shù)據(jù)信號(hào)重新定時(shí)到輸出數(shù)據(jù)信號(hào)上，這種電路通常也是有用的。在轉(zhuǎn)換之前，復(fù)用電路可以設(shè)置在數(shù)模轉(zhuǎn)換器(dac)的輸入級(jí)處，或者在轉(zhuǎn)換之后，復(fù)用電路可以設(shè)置在模數(shù)轉(zhuǎn)換器(adc)的輸出級(jí)處。

當(dāng)然，可以在期望將兩個(gè)或更多個(gè)輸入信息流復(fù)用到輸出信息流上的任何地方設(shè)置復(fù)用電路。

已經(jīng)發(fā)現(xiàn)先前考慮的復(fù)用器在噪聲和/或功率性能方面不利地影響其它電路(如dac電路)，并且在電路面積方面效率低。期望解決這樣的問題。

技術(shù)實(shí)現(xiàn)要素：

根據(jù)本發(fā)明的第一方面的實(shí)施方式，提供了一種用作復(fù)用器的鎖存電路，該鎖存電路用于將由各對(duì)輸入信息信號(hào)攜載的信息復(fù)用到輸出信息信號(hào)上，每對(duì)輸入信息信號(hào)包括第一輸入信息信號(hào)和第二輸入信息信號(hào)，并且每對(duì)輸入信息信號(hào)基于那些輸入信息信號(hào)的信號(hào)值并且與由其他的一對(duì)或多對(duì)輸入信息信號(hào)攜載的信息值交錯(cuò)地?cái)y載信息值。所述對(duì)的數(shù)目可以是整數(shù)x，其中x是2或更大的值。

鎖存電路可以包括：多對(duì)輸入開關(guān)，每對(duì)輸入開關(guān)包括第一輸入開關(guān)和第二輸入開關(guān)，并且每對(duì)輸入開關(guān)被配置成由相應(yīng)的成對(duì)的輸入信息信號(hào)來控制；以及輸出端，其被配置成輸出所述輸出信息信號(hào)。

對(duì)于所述每對(duì)輸入開關(guān)，第一輸入開關(guān)可以被配置成接收相應(yīng)的成對(duì)的輸入信息信號(hào)的第一輸入信息信號(hào)，并且第二輸入開關(guān)可以被配置成接收該對(duì)輸入信息信號(hào)的第二輸入信息信號(hào)。對(duì)于所述輸入開關(guān)，第一輸入開關(guān)可以被連接以控制鎖存電路的第一節(jié)點(diǎn)處的第一電流，并且第二輸入開關(guān)可以被連接以控制鎖存電路的第二節(jié)點(diǎn)處的(單獨(dú)的)第二電流。第一電流和第二電流可以在單獨(dú)的路徑中流動(dòng)，以便它們可以例如通過比較器被比較。

鎖存電路可以被配置成基于所述第一電流和所述第二電流中的哪個(gè)電流大于另一個(gè)電流來控制輸出信息信號(hào)，以便將成對(duì)的輸入信息信號(hào)所攜載的連續(xù)信息值鎖存到輸出信息信號(hào)上。以這種方式，這樣的鎖存電路可以通過采用多對(duì)輸入開關(guān)和這樣的相應(yīng)的成對(duì)的輸入信息信號(hào)來有效地提供復(fù)用功能。

例如，如果其他每對(duì)輸入開關(guān)由其成對(duì)的輸入信息信號(hào)控制為給定的非確定狀態(tài)，則輸入開關(guān)可以被連接成使得成對(duì)的輸入開關(guān)中的一對(duì)輸入開關(guān)(其由其成對(duì)的輸入信息信號(hào)控制為給定的確定狀態(tài))確定所述第一電流和所述第二電流中的哪個(gè)電流大于另一個(gè)電流。因此，輸入信息信號(hào)可以被配置成使得在任一時(shí)刻攜載信息值的那些輸入信息信號(hào)之一將其成對(duì)的輸入開關(guān)控制為確定狀態(tài)(并且控制所述第一電流和所述第二電流中的哪個(gè)電流大于另一個(gè)電流)，而其他每對(duì)輸入信息信號(hào)將其成對(duì)的輸入開關(guān)控制為非確定狀態(tài)(并且不控制所述第一電流和所述第二電流中的哪個(gè)電流大于另一個(gè)電流)。以這種方式，由成對(duì)的輸入信息信號(hào)所攜載的信息值可以被復(fù)用到輸出信息信號(hào)上。

作為一個(gè)選項(xiàng)，第一輸入開關(guān)可以包括單獨(dú)的晶體管，所述晶體管的柵極端子被配置成接收相應(yīng)的輸入信息信號(hào)，并且所述晶體管的溝道沿著穿過所述第一節(jié)點(diǎn)的相應(yīng)的并行的第一電流路徑被連接。在這種情況下，第二輸入開關(guān)可以包括單獨(dú)的晶體管，所述晶體管的柵極端子被配置成接收相應(yīng)的輸入信息信號(hào)，并且所述晶體管的溝道沿著穿過所述第二節(jié)點(diǎn)的相應(yīng)的并行的第二電流路徑被連接。

作為另一選項(xiàng)，第一輸入開關(guān)可以包括單獨(dú)的晶體管，所述晶體管的柵極端子被配置成接收相應(yīng)的輸入信息信號(hào)，并且所述晶體管的溝道沿著穿過所述第一節(jié)點(diǎn)的第一電流路徑串聯(lián)連接。在這種情況下，第二輸入開關(guān)可以包括單獨(dú)的晶體管，所述晶體管的柵極端子被配置成接收相應(yīng)的輸入信息信號(hào)，并且所述晶體管的溝道沿著穿過所述第二節(jié)點(diǎn)的第二電流路徑串聯(lián)連接。

第一電流路徑和第二電流路徑都可以在一端穿過同一公共節(jié)點(diǎn)，而在另一端穿過第一節(jié)點(diǎn)或第二節(jié)點(diǎn)(視情況而定)。

鎖存電路可以包括被配置成接收時(shí)鐘信號(hào)的時(shí)鐘輸入端，其中，鎖存電路被配置成與所述時(shí)鐘信號(hào)同步地在交替的設(shè)置相和評(píng)估相中進(jìn)行操作，所述輸入信息信號(hào)與所述時(shí)鐘信號(hào)同步，以便每個(gè)評(píng)估相在信息值由所述成對(duì)的輸入信息信號(hào)攜載時(shí)發(fā)生，并且鎖存電路被配置成在每個(gè)評(píng)估相中將由所述成對(duì)的輸入信息信號(hào)攜載的信息值鎖存到輸出信號(hào)上。

輸出信息信號(hào)可以是成對(duì)的輸出信息信號(hào)，包括第一輸出信息信號(hào)和第二輸出信息信號(hào)。在這種情況下，鎖存電路可以被配置成使第一輸出信息信號(hào)和第二輸出信息信號(hào)在每個(gè)設(shè)置相具有彼此相同的信號(hào)值，而在每個(gè)評(píng)估相具有彼此不同的信號(hào)值。此外，鎖存電路可以被配置成在每個(gè)評(píng)估相中使第一輸出信息信號(hào)和第二輸出信息信號(hào)中的一個(gè)輸出信息信號(hào)具有比那些輸出信息信號(hào)中的另一個(gè)輸出信息信號(hào)更高的信號(hào)值，在該評(píng)估相中，信息值被鎖存到成對(duì)的輸出信息信號(hào)上，從而確定那些輸出信息信號(hào)中的哪個(gè)輸出信息信號(hào)具有較高的信號(hào)值或較低的信號(hào)值。

根據(jù)本發(fā)明的第二方面的實(shí)施方式，提供了一種復(fù)用器，該復(fù)用器包括：根據(jù)前述第一方面的鎖存電路。這樣的復(fù)用器可以包括被配置成將成對(duì)的輸入信息信號(hào)引入到鎖存電路的信息信號(hào)引入電路，其中信息信號(hào)引入電路被連接至鎖存電路，使得輸入開關(guān)接收它們各自的輸入信息信號(hào)并且由它們各自的輸入信息信號(hào)控制。

每對(duì)輸入信息信號(hào)可以具有交替的有效相和無效相，每對(duì)輸入信息信號(hào)可以基于那些輸入信息信號(hào)的信號(hào)值在其有效相中的每一個(gè)中攜載信息值，并且每對(duì)輸入信息信號(hào)可以在多對(duì)輸入信息信號(hào)中的其他每對(duì)輸入信息信號(hào)處于無效相時(shí)處于有效相。以這種方式，由成對(duì)的信息信號(hào)攜載的信息值可以是交錯(cuò)的或交替的。

每對(duì)輸入信息信號(hào)可以在其無效相中具有用于將有關(guān)的輸入開關(guān)控制為非確定狀態(tài)的信號(hào)值，以便在其無效相中接收輸入信息信號(hào)的所有輸入開關(guān)處于非確定狀態(tài)。每對(duì)輸入信息信號(hào)可以在其有效相中具有用于將有關(guān)的輸入開關(guān)控制為確定狀態(tài)的信號(hào)值，處于確定狀態(tài)的輸入開關(guān)確定第一電流和第二電流中的哪個(gè)電流大于另一個(gè)電流。

對(duì)于每對(duì)輸入信息信號(hào)，第一輸入信息信號(hào)的信號(hào)值和第二輸入信息信號(hào)的信號(hào)值可以在無效相中彼此相同(例如，都為邏輯低或都為邏輯高)，但在有效相中彼此不同(例如，一個(gè)為邏輯高，而另一個(gè)為邏輯低)。在每個(gè)有效相中，處于該有效相的第一輸入信息信號(hào)和第二輸入信息信號(hào)中的一個(gè)輸入信息信號(hào)可以具有比所述第一輸入信息信號(hào)和所述第二輸入信息信號(hào)中的另一個(gè)輸入信息信號(hào)更高的信號(hào)值，該有效相中攜載的信息值確定那些輸入信息信號(hào)中的哪個(gè)輸入信息信號(hào)具有較高的信號(hào)值或較低的信號(hào)值(例如，其為邏輯低或其為邏輯高)。

信息信號(hào)引入電路可以是被配置成接收成對(duì)的輸入信息信號(hào)的信息信號(hào)接收電路或被配置成生成成對(duì)的輸入信息信號(hào)的信息信號(hào)生成電路。多組本鎖存電路可以一起充當(dāng)這樣的信息信號(hào)生成電路。

根據(jù)本發(fā)明的第三方面的實(shí)施方式，提供了一種復(fù)用器系統(tǒng)，該復(fù)用器系統(tǒng)包括：根據(jù)前述第一方面的鎖存電路，該鎖存電路是下游鎖存電路，其中所述下游鎖存電路中的成對(duì)的輸入開關(guān)的數(shù)目是兩個(gè)；以及第一上游鎖存電路和第二上游鎖存電路，所述第一上游鎖存電路和所述第二上游鎖存電路是根據(jù)上述第一方面的鎖存電路，其中輸出信息是成對(duì)的輸出信息信號(hào)。在這種情況下，第一上游鎖存電路和第二上游鎖存電路可以被配置成彼此異相地操作，并且下游鎖存電路可以被連接以接收所述第一上游鎖存電路的成對(duì)的輸出信息信號(hào)作為下游鎖存電路的成對(duì)的輸入開關(guān)中的一對(duì)輸入開關(guān)的成對(duì)的輸入信息信號(hào)，并且接收所述第二上游鎖存電路的成對(duì)的輸出信息信號(hào)作為下游鎖存電路的成對(duì)的輸入開關(guān)中的另一對(duì)輸入開關(guān)的成對(duì)的輸入信息信號(hào)。

在這樣的系統(tǒng)中，所述鎖存電路中的每一個(gè)可以是以下這樣的鎖存電路：其中，輸出信息是成對(duì)的輸出信息信號(hào)。在這種情況下，第一上游鎖存電路和第二上游鎖存電路以及下游鎖存電路可以形成上游-下游鎖存電路組，該系統(tǒng)可以包括多個(gè)上游-下游鎖存電路組，并且各個(gè)上游-下游鎖存電路組中的成對(duì)的下游鎖存電路可以是另一所述上游-下游鎖存電路組中的第一上游鎖存電路和第二上游鎖存電路。因此，這樣的鎖存電路可以以樹結(jié)構(gòu)或網(wǎng)絡(luò)連接在一起以形成這樣的復(fù)用器系統(tǒng)。

根據(jù)本發(fā)明的第四方面的實(shí)施方式，提供了一種用作復(fù)用器的鎖存電路，該鎖存電路用于將由各對(duì)輸入信息信號(hào)攜載的信息復(fù)用到輸出信息信號(hào)上，每對(duì)輸入信息信號(hào)包括第一輸入信息信號(hào)和第二輸入信息信號(hào)，每對(duì)輸入信息信號(hào)具有交替的有效相和無效相，每對(duì)輸入信息信號(hào)基于那些輸入信息信號(hào)的信號(hào)值在其有效相中的每一個(gè)中攜載信息值，并且每對(duì)輸入信息信號(hào)在多對(duì)輸入信息信號(hào)中的其他每對(duì)輸入信息信號(hào)處于無效相時(shí)處于有效相，所述鎖存電路包括：多對(duì)輸入開關(guān)，每對(duì)輸入開關(guān)包括第一輸入開關(guān)和第二輸入開關(guān)，并且每對(duì)輸入開關(guān)被配置成由相應(yīng)的所述成對(duì)的輸入信息信號(hào)來控制；以及輸出端，其被配置成輸出所述輸出信息信號(hào)，其中，對(duì)于所述每對(duì)輸入開關(guān)，第一輸入開關(guān)被配置成接收相應(yīng)的成對(duì)的輸入信息信號(hào)的第一輸入信息信號(hào)，并且第二輸入開關(guān)被配置成接收該對(duì)輸入信息信號(hào)的第二輸入信息信號(hào)，并且輸入開關(guān)被連接在鎖存電路中，以控制輸出信息信號(hào)，并且在其有效相和無效相中被連接在與成對(duì)的輸入信息信號(hào)的信號(hào)值相適應(yīng)(或與其一致或與其對(duì)應(yīng))的布置中，使得當(dāng)輸入開關(guān)由它們各自的輸入信息信號(hào)控制時(shí)，由成對(duì)的輸入信息信號(hào)所攜載的連續(xù)信息值被鎖存到輸出信息信號(hào)上。

該布置可以使得處于有效相的該對(duì)輸入信息信號(hào)將它們的輸入開關(guān)控制為確定狀態(tài)，在所述確定狀態(tài)下，那些開關(guān)確定輸出信號(hào)的值，而處于無效相的每對(duì)輸入信息信號(hào)將它們的輸入開關(guān)控制為非確定狀態(tài)，在所述非確定狀態(tài)下，那些開關(guān)不確定輸出信號(hào)的值。

對(duì)于所述輸入開關(guān)，第一輸入開關(guān)可以被連接以控制鎖存電路的第一節(jié)點(diǎn)處的第一電流，并且第二輸入開關(guān)被連接以控制鎖存電路的第二節(jié)點(diǎn)處的(單獨(dú)的)第二電流。處于其有效相和無效相的成對(duì)的輸入信息信號(hào)的信號(hào)值可以被配置成使得由處于有效相的成對(duì)的輸入信息信號(hào)所攜載的信息值來確定所述第一電流和所述第二電流中的哪個(gè)電流大于另一個(gè)電流。鎖存電路可以被配置成基于在連續(xù)的所述有效相中所述第一電流和所述第二電流中的哪個(gè)電流大于另一個(gè)電流來控制輸出信息信號(hào)，以便將由成對(duì)的輸入信息信號(hào)攜載的連續(xù)信息值鎖存到輸出信息信號(hào)上。

作為一個(gè)選項(xiàng)，第一輸入開關(guān)可以包括單獨(dú)的晶體管，所述晶體管的柵極端子被配置成接收相應(yīng)的輸入信息信號(hào)，并且所述晶體管的溝道沿著穿過所述第一節(jié)點(diǎn)的相應(yīng)的并行的第一電流路徑被連接。在這種情況下，第二輸入開關(guān)可以包括單獨(dú)的晶體管，所述晶體管的柵極端子被配置成接收相應(yīng)的輸入信息信號(hào)，并且所述晶體管的溝道沿著穿過所述第二節(jié)點(diǎn)的相應(yīng)的并行的第二電流路徑被連接。

作為另一選項(xiàng)，第一輸入開關(guān)可以包括單獨(dú)的晶體管，所述晶體管的柵極端子被配置成接收相應(yīng)的輸入信息信號(hào)，并且所述晶體管的溝道沿著穿過所述第一節(jié)點(diǎn)的第一電流路徑串聯(lián)連接。在這種情況下，第二輸入開關(guān)可以包括單獨(dú)的晶體管，所述晶體管的柵極端子被配置成接收相應(yīng)的輸入信息信號(hào)，并且所述晶體管的溝道沿著穿過所述第二節(jié)點(diǎn)的第二電流路徑串聯(lián)連接。

第一電流路徑和第二電流路徑都可以在一端穿過同一公共節(jié)點(diǎn)，而在另一端穿過第一節(jié)點(diǎn)或第二節(jié)點(diǎn)(視情況而定)。

對(duì)于每對(duì)輸入信息信號(hào)，第一輸入信息信號(hào)的信號(hào)值和第二輸入信息信號(hào)的信號(hào)值在無效相中可以彼此相同，而在有效相中彼此不同。在每個(gè)有效相中，處于該有效相的第一輸入信息信號(hào)和第二輸入信息信號(hào)中的一個(gè)輸入信息信號(hào)可以具有比所述第一輸入信息信號(hào)和所述第二輸入信息信號(hào)中的另一個(gè)輸入信息信號(hào)更高的信號(hào)值，該有效相中攜載的信息值確定那些輸入信息信號(hào)中的哪個(gè)輸入信息信號(hào)具有較高的信號(hào)值或較低的信號(hào)值。

這樣的鎖存電路可以包括：時(shí)鐘輸入端，其被配置成接收時(shí)鐘信號(hào)，其中，鎖存電路被配置成與所述時(shí)鐘信號(hào)同步地在交替的設(shè)置相和評(píng)估相中進(jìn)行操作，輸入信息信號(hào)與所述時(shí)鐘信號(hào)同步，以便每個(gè)評(píng)估相在相應(yīng)的有效相期間發(fā)生，并且鎖存電路被配置成在每個(gè)評(píng)估相中將由處于有效相的成對(duì)的輸入信息信號(hào)攜載的信息值鎖存到輸出信號(hào)上。

輸出信息信號(hào)可以是成對(duì)的輸出信息信號(hào)，包括第一輸出信息信號(hào)和第二輸出信息信號(hào)。在這種情況下，鎖存電路可以被配置成使第一輸出信息信號(hào)和第二輸出信息信號(hào)在每個(gè)設(shè)置相具有彼此相同的信號(hào)值，而在每個(gè)評(píng)估相具有彼此不同的信號(hào)值。鎖存電路可以被配置成在每個(gè)評(píng)估相使第一輸出信息信號(hào)和第二輸出信息信號(hào)中的一個(gè)輸出信息信號(hào)具有比那些輸出信息信號(hào)中的另一個(gè)輸出信息信號(hào)更高的信號(hào)值，在該評(píng)估相中被鎖存到該對(duì)輸出信息信號(hào)上的信息值確定那些輸出信息信號(hào)中的哪個(gè)輸出信息信號(hào)具有較高的信號(hào)值或較低的信號(hào)值。

根據(jù)本發(fā)明的第五方面的實(shí)施方式，提供了一種復(fù)用器，該復(fù)用器包括根據(jù)前述第四方面的鎖存電路。這樣的復(fù)用器可以包括被配置成將成對(duì)的輸入信息信號(hào)引入到鎖存電路的信息信號(hào)引入電路，其中，信息信號(hào)引入電路被連接至鎖存電路，使得輸入開關(guān)接收它們各自的所述輸入信息信號(hào)并且由它們各自的所述輸入信息信號(hào)控制。

信息信號(hào)引入電路可以是被配置成接收成對(duì)的輸入信息信號(hào)的信息信號(hào)接收電路或被配置成生成成對(duì)的輸入信息信號(hào)的信息信號(hào)生成電路。多組本鎖存電路可以一起充當(dāng)這樣的信息信號(hào)生成電路。

根據(jù)本發(fā)明的第六方面的實(shí)施方式，提供了一種復(fù)用器系統(tǒng)，該復(fù)用器系統(tǒng)包括：根據(jù)前述第四方面的鎖存電路，所述鎖存電路是下游鎖存電路，其中所述下游鎖存電路中的所述成對(duì)的輸入開關(guān)的數(shù)目是兩個(gè)；以及第一上游鎖存電路和第二上游鎖存電路，所述第一上游鎖存電路和第二上游鎖存電路是根據(jù)前述第四方面的鎖存電路，其中輸出信息信號(hào)是成對(duì)的輸出信息信號(hào)，其中，第一上游鎖存電路和第二上游鎖存電路被配置成彼此異相地操作，并且下游鎖存電路被連接以接收所述第一上游鎖存電路的成對(duì)的輸出信息信號(hào)作為下游鎖存電路的成對(duì)的輸入開關(guān)中的一對(duì)輸入開關(guān)的成對(duì)的輸入信息信號(hào)，并且接收所述第二上游鎖存電路的成對(duì)的輸出信息信號(hào)作為下游鎖存電路的成對(duì)的輸入開關(guān)中的另一對(duì)輸入開關(guān)的成對(duì)的輸入信息信號(hào)。

在這樣的系統(tǒng)中，所述每個(gè)鎖存電路可以是根據(jù)上述第四方面的鎖存電路，其中輸出信息信號(hào)是成對(duì)的輸出信息信號(hào)。在這種情況下，第一上游鎖存電路和第二上游鎖存電路以及下游鎖存電路可形成上游-下游鎖存電路組，該系統(tǒng)可以包括多個(gè)所述上游-下游鎖存電路組，并且各個(gè)上游-下游鎖存電路組的成對(duì)的下游鎖存電路可以是另一個(gè)所述上游-下游鎖存電路組的第一上游鎖存電路和第二上游鎖存電路。因此，這樣的鎖存電路可以以樹結(jié)構(gòu)連接在一起以形成這樣的復(fù)用器系統(tǒng)。

根據(jù)本發(fā)明的第七方面的實(shí)施方式，提供了一種將由相應(yīng)的成對(duì)的輸入信息信號(hào)攜載的信息復(fù)用到輸出信息信號(hào)上的方法，每對(duì)輸入信息信號(hào)包括第一輸入信息信號(hào)和第二輸入信息信號(hào)，所述方法包括：將成對(duì)的輸入信息信號(hào)提供至鎖存電路，所述鎖存電路包括多對(duì)輸入開關(guān)以及輸出端，每對(duì)輸入開關(guān)包括第一輸入開關(guān)和第二輸入開關(guān)，每對(duì)輸入開關(guān)被連接以接收相應(yīng)的所述成對(duì)的輸入信息信號(hào)，所述輸出端被配置成輸出所述輸出信息信號(hào)，其中，對(duì)于所述每對(duì)輸入開關(guān)，第一輸入開關(guān)被連接以接收相應(yīng)的成對(duì)的輸入信息信號(hào)的第一輸入信息信號(hào)，并且第二輸入開關(guān)被連接以接收該對(duì)輸入信息信號(hào)的第二輸入信息信號(hào)；配置輸入信息信號(hào)使得每對(duì)輸入信息信號(hào)具有交替的有效相和無效相，每對(duì)輸入信息信號(hào)基于那些輸入信息信號(hào)的信號(hào)值在其有效相中的每一個(gè)中攜載信息值，并且每對(duì)輸入信息信號(hào)在多對(duì)輸入信息信號(hào)中的其他每對(duì)輸入信息信號(hào)處于無效相時(shí)處于有效相；以及取決于輸入開關(guān)如何被連接，將成對(duì)的輸入信息信號(hào)的信號(hào)值配置在其有效相和無效相中，使得當(dāng)輸入開關(guān)由它們各自的輸入信息信號(hào)控制時(shí)，由成對(duì)的輸入信息信號(hào)攜載的連續(xù)信息值被鎖存到輸出信息信號(hào)上。

根據(jù)本發(fā)明的第八方面的實(shí)施方式，提供了一種用作復(fù)用器的strongarm或其他鐘控鎖存電路，其具有多對(duì)輸入端，其中成對(duì)的輸入端并聯(lián)連接在一起。也就是說，如果每對(duì)輸入端包括第一輸入端和第二輸入端，則第一輸入端可以并聯(lián)連接，并且第二輸入端也可以并聯(lián)連接。例如，如果輸入端被實(shí)現(xiàn)為柵極控制nmos晶體管，則對(duì)應(yīng)于成對(duì)的輸入端的成對(duì)的輸入信息信號(hào)可以是差分rtz(歸零)信號(hào)。

根據(jù)本發(fā)明的第九方面的實(shí)施方式，提供了一種用作復(fù)用器的strongarm或其他鐘控鎖存電路，其具有多對(duì)輸入端，其中成對(duì)的輸入端被串聯(lián)連接在一起。也就是說，如果每對(duì)輸入端包括第一輸入端和第二輸入端，則第一輸入端可以串聯(lián)連接，并且第二輸入端也可以串聯(lián)連接。例如，如果輸入端被實(shí)現(xiàn)為柵極控制nmos晶體管，則對(duì)應(yīng)于成對(duì)的輸入端的成對(duì)的輸入信息信號(hào)可以是差分rto(歸一)信號(hào)。

這樣的鎖存電路可以以樹結(jié)構(gòu)或網(wǎng)絡(luò)連接在一起，其中這樣的鎖存電路中的兩個(gè)或更多個(gè)的輸出端形成另一個(gè)這樣的鎖存電路的輸入端。

這樣的鎖存電路可以包括：第一對(duì)輸入晶體管，其柵極端子充當(dāng)所述多對(duì)輸入端中的一對(duì)輸入端；至少第二對(duì)輸入晶體管，其分別與第一對(duì)晶體管并聯(lián)連接，并且其柵極端子充當(dāng)所述多對(duì)輸入端中的另一對(duì)輸入端。此外，兩個(gè)交叉耦接的成對(duì)的晶體管連接在一起以形成交叉耦接的反相器，并且其輸出端一起提供鎖存電路的輸出端。成對(duì)的輸入晶體管可以連接在公共尾節(jié)點(diǎn)與第一中間節(jié)點(diǎn)和第二中間節(jié)點(diǎn)之間。交叉耦接的反相器可以連接在中間節(jié)點(diǎn)和第一參考電壓源之間。該電路可以包括連接在各個(gè)反相器的輸出端與第一參考電壓源之間的兩個(gè)鐘控預(yù)充電晶體管以及連接在所述公共尾節(jié)點(diǎn)和第二參考電壓源之間的鐘控激活晶體管。兩個(gè)輸出端都可以設(shè)置有反相器以提供最終的反相輸出。

輸入信息信號(hào)可以是數(shù)據(jù)信號(hào)或控制信號(hào)。輸入信息信號(hào)可以是數(shù)字信號(hào)。輸入信息信號(hào)對(duì)可以是差分歸零信號(hào)或歸一信號(hào)。

對(duì)于每對(duì)輸入信息信號(hào)，它們中的第一輸入信息信號(hào)可以具有邏輯1值，而它們中的第二輸入信息信號(hào)可以具有邏輯0值，以在有效相期間指示數(shù)字?jǐn)?shù)據(jù)值1，并且它們中的第一輸入信息信號(hào)可以具有邏輯0值，而它們中的第二輸入信息信號(hào)可以具有邏輯1值，以在有效相期間指示數(shù)字?jǐn)?shù)據(jù)值0。

根據(jù)本發(fā)明的第十方面的實(shí)施方式，提供了包括根據(jù)前述方面中的一個(gè)或更多個(gè)方面的鎖存電路或復(fù)用器或復(fù)用器系統(tǒng)的數(shù)模電路或模數(shù)電路。

根據(jù)本發(fā)明的第十一方面的實(shí)施方式，提供了一種ic芯片如倒裝芯片，所述ic芯片包括根據(jù)前述方面中的一個(gè)或更多個(gè)方面的鎖存電路或復(fù)用器或復(fù)用器系統(tǒng)或數(shù)模電路或模數(shù)電路。

本發(fā)明擴(kuò)展至與裝置方面對(duì)應(yīng)的方法方面。

附圖說明

現(xiàn)在將通過示例的方式參考附圖，其中：

圖1是對(duì)理解本發(fā)明的實(shí)施方式有用的復(fù)用器系統(tǒng)的示意圖；

圖2是表示圖1的各個(gè)復(fù)用器之一的示意圖；

圖3是對(duì)理解圖2的電路的操作有用的信號(hào)定時(shí)圖；以及

圖4是實(shí)現(xiàn)本發(fā)明的電路的示意性框圖。

具體實(shí)施方式

圖1是對(duì)理解可以使用本發(fā)明的實(shí)施方式的一般環(huán)境有用的復(fù)用器系統(tǒng)1的示意圖。

復(fù)用器系統(tǒng)1包括多個(gè)復(fù)用器2和dac電路塊4。應(yīng)當(dāng)理解的是，dac電路塊4僅僅是可以基于從復(fù)用器提供的輸入數(shù)據(jù)信號(hào)進(jìn)行操作的一個(gè)示例電路塊。本發(fā)明的實(shí)施方式當(dāng)然可以結(jié)合采用數(shù)據(jù)信號(hào)的任何電路來使用。

還應(yīng)當(dāng)理解的是，本系統(tǒng)1和本文中稍后公開的各種實(shí)施方式在復(fù)用數(shù)字?jǐn)?shù)據(jù)信號(hào)的上下文中描述。然而，數(shù)字?jǐn)?shù)據(jù)信號(hào)僅僅是一個(gè)方便的示例，并且本發(fā)明一般可以應(yīng)用于信息信號(hào)的復(fù)用。例如，這樣的信息信號(hào)可以是數(shù)據(jù)信號(hào)或控制信號(hào)，并且可以是數(shù)字信號(hào)或模擬信號(hào)。從下面的描述顯而易見的是，本發(fā)明處理成對(duì)的信息信號(hào)，并且信息值由每對(duì)信息信號(hào)之間的幅度差表達(dá)。

返回到圖1，示出了為了方便而標(biāo)記為a、b和c的三個(gè)復(fù)用器2，應(yīng)當(dāng)理解的是，這三個(gè)復(fù)用器2可以形成較大的復(fù)用器樹布置的一部分。在該示例中，復(fù)用器a和復(fù)用器b存在于樹的相同級(jí)中，其中，其相應(yīng)的輸出信號(hào)(為了方便，也標(biāo)記為a和b)由下一級(jí)中的復(fù)用器c接收。

復(fù)用器a被連接以接收數(shù)據(jù)(信息)信號(hào)數(shù)據(jù)1和數(shù)據(jù)2以及時(shí)鐘信號(hào)clka。復(fù)用器b被連接以接收數(shù)據(jù)(信息)信號(hào)數(shù)據(jù)3和數(shù)據(jù)4以及時(shí)鐘信號(hào)clkb。復(fù)用器c被連接以接收數(shù)據(jù)(信息)信號(hào)a和b以及時(shí)鐘信號(hào)clkc。復(fù)用器a將數(shù)據(jù)信號(hào)a輸出至復(fù)用器c，并且類似地，復(fù)用器b將數(shù)據(jù)信號(hào)b輸出至復(fù)用器c。繼而，復(fù)用器c輸出數(shù)據(jù)信號(hào)c。

復(fù)用器a和復(fù)用器b以相同的速度(在圖1中表示為時(shí)鐘頻率f)進(jìn)行操作，并且同樣地，時(shí)鐘信號(hào)clka和clkb可以彼此相同或者例如彼此簡(jiǎn)單地異相。下一級(jí)中的復(fù)用器c以復(fù)用器a和復(fù)用器b的雙倍速度進(jìn)行操作，并且這在圖1中表示為時(shí)鐘頻率2f。因此，時(shí)鐘信號(hào)clka和clkb具有時(shí)鐘頻率f，并且時(shí)鐘信號(hào)clkc具有時(shí)鐘頻率2f。時(shí)鐘信號(hào)clkc可以與時(shí)鐘信號(hào)clka和clkb中的一個(gè)時(shí)鐘信號(hào)或這兩個(gè)時(shí)鐘信號(hào)同步并且同相。

因此，如圖1所示，數(shù)據(jù)信號(hào)(作為信息信號(hào)的示例)從復(fù)用器樹的級(jí)傳遞到級(jí)，每個(gè)級(jí)執(zhí)行并行-串行復(fù)用/重新定時(shí)操作，以便以到如圖1中指示的dac電路塊4的單個(gè)輸入結(jié)束。雖然圖1中未示出，但是更多的復(fù)用器級(jí)可以在復(fù)用器a和復(fù)用器b之前，而且更多的復(fù)用器級(jí)可以跟隨復(fù)用器c。級(jí)的數(shù)目當(dāng)然取決于應(yīng)用。

圖2是表示各個(gè)復(fù)用器2中的一個(gè)復(fù)用器(在這種情況下是復(fù)用器c)的示意圖。從圖2顯而易見的是，本復(fù)用器2可以稱為雙輸入鎖存電路。

復(fù)用器c在圖2中以“黑盒”形式示出，簡(jiǎn)單地指示輸入和輸出，以便可以理解其總體功能，并且還以詳細(xì)形式指示被配置成執(zhí)行總體功能的電路(鎖存電路)10的一個(gè)示例。

數(shù)據(jù)輸入和輸出作為成對(duì)的信息信號(hào)提供，在這種情況下作為差分rtz(歸零)信號(hào)?！安罘謗tz”的含義將參照在下面更詳細(xì)地描述的圖3來理解。

復(fù)用器a的輸出a(見圖1)是差分rtz對(duì)rza和/rza，并且類似地，復(fù)用器b的輸出b是差分rtz對(duì)rzb和/rzb。這四個(gè)信號(hào)rza、/rza、rzb和/rzb與其時(shí)鐘信號(hào)clkc一起形成到復(fù)用器c的輸入。應(yīng)當(dāng)理解的是，前級(jí)復(fù)用器a和b分別基于異相時(shí)鐘信號(hào)clka和clkb進(jìn)行操作。信號(hào)數(shù)據(jù)1至數(shù)據(jù)4也可以各自被實(shí)現(xiàn)為這樣的成對(duì)的差分rtz信號(hào)。

圖2中所示的示例電路10可以容易地描述為strongarm鎖存器或鐘控(clocked)鎖存器，但重要的是具有(至少)兩組并聯(lián)連接的輸入端(一組接收rza和/rza，而另一組接收rzb和/rzb)，并且在輸出端具有反相器以生成rzc和/rzc(一起對(duì)應(yīng)于圖1中的輸出c)。

電路10包括：第一對(duì)輸入晶體管12和14、至少第二對(duì)輸入晶體管16和18、構(gòu)成反相器28和30的兩個(gè)交叉耦接的成對(duì)的晶體管20、22、24和26、公共尾節(jié)點(diǎn)32、中間節(jié)點(diǎn)34和36、第一參考電壓源38、第一預(yù)充電(設(shè)置)晶體管40和第二預(yù)充電(設(shè)置)晶體管42、反相器輸出節(jié)點(diǎn)44和46、鐘控激活(評(píng)估)晶體管50、第二參考電壓源52以及輸出反相器54和56。

第一對(duì)輸入晶體管12和14的柵極端子充當(dāng)多對(duì)輸入端中的一對(duì)輸入端，在這種情況下接收信號(hào)rza和/rza。第二對(duì)輸入晶體管16和18的柵極端子充當(dāng)多對(duì)輸入端中的另一對(duì)輸入端，在這種情況下接收輸入信號(hào)rzb和/rzb。晶體管12與晶體管16并聯(lián)連接，并且晶體管14與晶體管18并聯(lián)連接。

兩個(gè)交叉耦接的成對(duì)的晶體管20、22、24和26被連接在一起以形成交叉耦接的反相器28和30。盡管經(jīng)由反相器54和56，但是設(shè)置在輸出節(jié)點(diǎn)44和46處的這些反相器28和30的輸出端提供電路10的最終輸出。

成對(duì)的輸入晶體管12、14、16和18連接在公共尾節(jié)點(diǎn)32與第一中間節(jié)點(diǎn)34和第二中間節(jié)點(diǎn)36之間。具體地，晶體管12和16彼此并聯(lián)連接在公共尾節(jié)點(diǎn)32和第一中間節(jié)點(diǎn)34之間，并且晶體管14和18彼此并聯(lián)連接并且在公共尾節(jié)點(diǎn)32和第二中間節(jié)點(diǎn)36之間。

交叉耦接的反相器28和30連接在中間節(jié)點(diǎn)34和36與第一參考電壓源38(在這種情況下為vdd)之間。具體地，反相器28連接在第一中間節(jié)點(diǎn)34和第一參考電壓源之間，并且反相器30連接在第二中間節(jié)點(diǎn)36和第一參考電壓源38之間。反相器28的輸出端連接至輸出節(jié)點(diǎn)44，并且反相器30的輸出端連接至輸出節(jié)點(diǎn)46。

兩個(gè)預(yù)充電晶體管40和42連接在輸出節(jié)點(diǎn)44和46與第一參考電壓源38之間。具體地，預(yù)充電晶體管40連接在節(jié)點(diǎn)44和第一參考電壓源38之間，并且預(yù)充電晶體管42連接在輸出節(jié)點(diǎn)46和第一參考電壓源之間。激活晶體管50連接在公共尾節(jié)點(diǎn)32和第二參考電壓源52(在這種情況下為接地(gnd))之間。

在本實(shí)施方式中，晶體管12、14、16、18、20、22和50是nmosmosfet，而晶體管24、26、40和42是pmosmosfet。晶體管40、42和50被連接以在其柵極端子處接收時(shí)鐘信號(hào)clkc。

反相器54和56分別設(shè)置在輸出節(jié)點(diǎn)44和46處，以提供最終的電路輸出rzc和/rzc。

圖3是對(duì)理解圖2的電路的操作有用的信號(hào)定時(shí)圖。

假設(shè)輸入rza和/rza來自基于時(shí)鐘信號(hào)clka而進(jìn)行操作的類似的在前復(fù)用器2。因此，當(dāng)時(shí)鐘信號(hào)clka為低時(shí)，在前復(fù)用器處于其復(fù)位(或“設(shè)置”或“預(yù)充電”或“無效”)相，并且同樣地，信號(hào)rza和/rza都為低(如圖3所示)。當(dāng)時(shí)鐘信號(hào)clka為高時(shí)，在前復(fù)用器處于活躍(“再生”或“有效”或“評(píng)估”或“激活”)相，因此取決于數(shù)據(jù)值，信號(hào)rza或/rza為高。

因此，對(duì)于諸如rza和/rza的差分rtz對(duì)，存在交替的“有效”相和“無效”相，其中，在圖3中“無效”相被標(biāo)記為“rst”(復(fù)位)相。對(duì)于有效相，信息值由以下狀態(tài)表達(dá)：兩個(gè)信號(hào)中的一個(gè)信號(hào)先變高(vdd)然后返回到低或零(gnd)從而歸零，并且這兩個(gè)信號(hào)中的另一個(gè)信號(hào)保持低。在圖3的示例中，數(shù)字“1”由rza先變高(vdd)然后返回至低(gnd)同時(shí)/rza保持低來表達(dá)，并且數(shù)字“0”由/rza先變高(vdd)然后返回至低(gnd)同時(shí)rza保持低來表達(dá)。對(duì)于無效相或rst相，rza和/rza都保持低。

以上對(duì)輸入rza和/rza的描述類似地適用于輸入rzb和/rzb，應(yīng)當(dāng)注意的是，考慮到時(shí)鐘信號(hào)clka和clkb之間的相位關(guān)系，它們的有效相和無效相與信號(hào)rza和/rza的有效相和無效相不同相。

復(fù)用器c的時(shí)鐘輸入，即時(shí)鐘信號(hào)clkc，是時(shí)鐘信號(hào)clka和clkb的頻率的兩倍。因此可以看出，如圖3所示，復(fù)用器c基于其輸入rza、/rza、rzb和/rzb以及時(shí)鐘信號(hào)clkc生成輸出rzc和/rzc。

例如，當(dāng)時(shí)鐘信號(hào)clkc為低時(shí)，復(fù)用器c處于復(fù)位(或設(shè)置或預(yù)充電)相，并且同樣地，該信號(hào)rzc和/rzc都為低(再如圖3所示)。原因是當(dāng)時(shí)鐘信號(hào)clkc為低時(shí)，晶體管50截止(防止電流流過節(jié)點(diǎn)32并從而流過節(jié)點(diǎn)34和節(jié)點(diǎn)36)，并且晶體管40和42導(dǎo)通，將節(jié)點(diǎn)44和46充電到邏輯高或vdd(其中反相器54和56因此給出低輸出)。

當(dāng)時(shí)鐘信號(hào)clkc為高時(shí)，復(fù)用器c處于活躍(或再生或評(píng)估)相，因此取決于有關(guān)的數(shù)據(jù)值，信號(hào)rzc或/rzc為高。原因是當(dāng)時(shí)鐘信號(hào)clkc為高時(shí)，晶體管50導(dǎo)通(允許電流流過節(jié)點(diǎn)32)，并且晶體管40和42截止。此外，信號(hào)rza、/rza、rzb和/rzb使得晶體管12、14、16和18中的一個(gè)晶體管導(dǎo)通而其它晶體管截止，從而使得在流過中間節(jié)點(diǎn)34和36的電流中存在不平衡。具體地，采用數(shù)字“1”由變高的rza表達(dá)的示例，晶體管12導(dǎo)通，而晶體管14、16和18截止。因此，允許電流流過節(jié)點(diǎn)32和34，但不流過節(jié)點(diǎn)36。節(jié)點(diǎn)34和36處的這種不平衡影響交叉耦接的反相器28和30的操作，而這又放大了該不平衡，從而導(dǎo)致節(jié)點(diǎn)44和46中的一個(gè)節(jié)點(diǎn)變高而另一個(gè)節(jié)點(diǎn)變低。在該示例中，當(dāng)晶體管12導(dǎo)通而晶體管14、16和18截止時(shí)，節(jié)點(diǎn)34被拉低，這也將節(jié)點(diǎn)46拉低，因此節(jié)點(diǎn)44變高，從而導(dǎo)致rzc變高并且/rzc變(或有效地保持)低，為當(dāng)前目的忽略短暫的過渡狀態(tài)，而交叉耦接的反相器28和30將其輸出加速到它們的最終狀態(tài)。因此，在該示例中，在確定rzc和/rzc的值的意義上，成對(duì)的晶體管12和14處于確定狀態(tài)，而成對(duì)的晶體管16和18處于非確定狀態(tài)，以便rza和/rza對(duì)在該時(shí)間處正在控制輸出(處于有效相)。

應(yīng)當(dāng)理解的是，如圖3所示的由輸入a和b攜載的原始數(shù)據(jù)序列1-1-0-0被復(fù)用到輸出信號(hào)c上，那些數(shù)據(jù)值之間具有間隙，以允許來自與復(fù)用器c處于復(fù)用器樹中同一級(jí)中的另一復(fù)用器的異相等效信號(hào)。

注意，電路10基于rtz信號(hào)對(duì)進(jìn)行操作。也就是說，在每對(duì)(例如，rza和/rza)中，不管數(shù)據(jù)值如何，對(duì)于其“有效”相，信號(hào)中的一個(gè)保持相同，而另一個(gè)信號(hào)在每個(gè)時(shí)鐘周期中上升和下降。在以下意義上，一對(duì)信號(hào)是差分的：重要的是有效相期間這些信號(hào)之間的幅度的差。

因此，在整個(gè)復(fù)用器樹上，電路汲取與數(shù)據(jù)無關(guān)的恒定電流，即存在數(shù)據(jù)無關(guān)的功耗。這得以實(shí)現(xiàn)的原因是：不管數(shù)據(jù)是變化還是保持不變，一對(duì)信號(hào)中的一個(gè)信號(hào)在每個(gè)有效相中先變高然后再變低。例如，雖然標(biāo)準(zhǔn)的cmos復(fù)用器取決于數(shù)據(jù)可以具有范圍從100ma到400ma的電流汲取，但是本配置可以恒定地汲取例如200ma。當(dāng)考慮復(fù)用器電路對(duì)周圍電路(如圖1中的dac電路塊4)的影響時(shí)，這是有利的。

此外，一般的strongarm鎖存布置是低功率電路，例如，原因是strongarm鎖存布置具有比節(jié)省功率的cmos鎖存器更小的時(shí)鐘負(fù)載。同樣地，整個(gè)復(fù)用器樹在低功率下進(jìn)行操作。

圖4是實(shí)現(xiàn)本發(fā)明的復(fù)用器60的示意圖。復(fù)用器60包括信息信號(hào)引入電路62和鎖存電路64。

信息信號(hào)引入電路62被配置成在已經(jīng)接收或生成與時(shí)鐘信號(hào)同步的多對(duì)差分rtz信息信號(hào)的情況下輸出所述多對(duì)差分rtz信息信號(hào)。在這種情況下，成對(duì)的信息信號(hào)包括第一對(duì)a和/a以及第二對(duì)b和/b。每對(duì)信息信號(hào)具有交替的有效相和無效相，所述交替的有效相和無效相對(duì)應(yīng)于上面結(jié)合圖3描述的交替的活躍相和復(fù)位相。如從圖3應(yīng)當(dāng)理解的，每對(duì)信息信號(hào)在其他每對(duì)信息信號(hào)處于無效相時(shí)處于有效相。

鎖存電路64是鐘控電路，并且包括多對(duì)輸入端和輸出端。那些成對(duì)的輸入端可以并聯(lián)連接在一起?？商孢x地，它們可以串聯(lián)連接在一起。在這種情況下，第一對(duì)輸入端接收信號(hào)a和/a，并且第二對(duì)輸入端接收信號(hào)b和/b。鐘控鎖存電路64的輸出端輸出信號(hào)c和/c，這些信號(hào)也是一對(duì)差分rtz信號(hào)。

通過比較圖1和圖4，應(yīng)當(dāng)理解的是，復(fù)用器a和b組合對(duì)應(yīng)于信息信號(hào)引入電路62，并且復(fù)用器c對(duì)應(yīng)于鎖存電路64。因此，成對(duì)的復(fù)用器2可以在復(fù)用器樹中為下一個(gè)復(fù)用器2提供輸入信號(hào)。即使當(dāng)在較大的復(fù)用器樹中設(shè)置許多這樣的復(fù)用器2時(shí)，也提供了上述優(yōu)點(diǎn)。因此，可以提供具有低功耗和數(shù)據(jù)無關(guān)功耗的大規(guī)模復(fù)用。

回顧圖2，應(yīng)當(dāng)理解的是，盡管電路10設(shè)置有兩對(duì)輸入端(一對(duì)輸入端接收rza和/rza，而另一對(duì)輸入端接收rzb和/rzb)，但是通?？梢跃哂姓麛?shù)x對(duì)輸入端，其中x是2或更大的值。例如，可以設(shè)置三(即，其中x＝3)對(duì)輸入端，其中如圖3，有效相和無效相在三對(duì)輸入信息信號(hào)之間交錯(cuò)，以便在某一時(shí)刻這三對(duì)輸入信息信號(hào)中只有一對(duì)輸入信息信號(hào)處于有效相。因此，這種電路可以一般地提供x路復(fù)用。此外，可以調(diào)整時(shí)鐘信號(hào)的占空比(例如，其中x＝4，25％：75％的占空比)，以輔助與圖1一致的多組電路10的級(jí)聯(lián)。

此外，一起回顧圖2和圖3，應(yīng)當(dāng)理解的是，rtz信號(hào)rza、/rza、rzb和/rzb是合適的，原因是晶體管12、14、16和18是nmos晶體管，其中晶體管12和16并聯(lián)并且連接至節(jié)點(diǎn)34，而且晶體管14和18并聯(lián)并且連接至節(jié)點(diǎn)36。也就是說，信號(hào)被布置成使得它們中的僅一個(gè)(處于其有效相的一個(gè))在某一時(shí)刻具有邏輯高值，并且使得處于有效相的對(duì)有效地確定信號(hào)rzc和/rzc上輸出的值。

然而，nmos晶體管12、14、16和18可以具有串聯(lián)布置，其中晶體管12和16串聯(lián)并且連接至節(jié)點(diǎn)34，而且晶體管14和18串聯(lián)并且連接至節(jié)點(diǎn)36。在那種情況下，信號(hào)rza、/rza、rzb和/rzb可以用等效的歸一信號(hào)來代替，使得它們中的僅一個(gè)(處于其有效相的一個(gè))在某個(gè)時(shí)刻具有邏輯低值，并且使得處于有效相的對(duì)有效地確定與rzc和/rzc等效的輸出信號(hào)上輸出的值。應(yīng)當(dāng)理解的是，晶體管布置和輸入信號(hào)布置的其他兼容配對(duì)將可以實(shí)現(xiàn)相同的總體效果，即，處于有效相的成對(duì)的輸入信號(hào)有效地確定輸出信號(hào)上輸出的值，并且本公開內(nèi)容將被相應(yīng)地理解。

此外，根據(jù)圖3應(yīng)當(dāng)理解的是，除了時(shí)鐘頻率和數(shù)據(jù)速率加倍之外，輸出信號(hào)對(duì)rzc和/rzc在格式上與輸入信號(hào)對(duì)rza、/rza以及rzb、/rzb相似。因此，應(yīng)當(dāng)理解的是，輸出信號(hào)對(duì)rzc和/rzc可以形成隨后的復(fù)用器2(參見圖1)的輸入信號(hào)對(duì)。

應(yīng)當(dāng)理解的是，實(shí)現(xiàn)本發(fā)明的電路可以連同混合信號(hào)電路如dac或adc電路一起設(shè)置。本文中公開的電路(其與dac或adc電路一起設(shè)置)因此可被描述為dac或adc。

本發(fā)明的電路可以實(shí)現(xiàn)為例如ic芯片如倒裝芯片上的集成電路。本發(fā)明擴(kuò)展到如上所述的集成電路和ic芯片、包括這樣的ic芯片的電路板以及包括這樣的電路板的通信網(wǎng)絡(luò)(例如，因特網(wǎng)光纖網(wǎng)絡(luò)和無線網(wǎng)絡(luò))和這樣的網(wǎng)絡(luò)的網(wǎng)絡(luò)設(shè)備。

在所附權(quán)利要求的精神和范圍內(nèi)，根據(jù)上述公開內(nèi)容，本發(fā)明可以以許多不同的方式來實(shí)現(xiàn)。