本發(fā)明涉及復(fù)用器,具體地,涉及電路如用于在復(fù)用器中使用或作為復(fù)用器使用的鎖存電路。這種電路可以實現(xiàn)為例如ic芯片上的集成電路。
背景技術(shù):
復(fù)用電路用于將輸入數(shù)據(jù)信號(通常是數(shù)字數(shù)據(jù)信號)上攜載的數(shù)據(jù)(或其它信息)復(fù)用到輸出數(shù)據(jù)信號上。對于將輸入數(shù)據(jù)信號重新定時到輸出數(shù)據(jù)信號上,這種電路通常也是有用的。在轉(zhuǎn)換之前,復(fù)用電路可以設(shè)置在數(shù)模轉(zhuǎn)換器(dac)的輸入級處,或者在轉(zhuǎn)換之后,復(fù)用電路可以設(shè)置在模數(shù)轉(zhuǎn)換器(adc)的輸出級處。
當然,可以在期望將兩個或更多個輸入信息流復(fù)用到輸出信息流上的任何地方設(shè)置復(fù)用電路。
已經(jīng)發(fā)現(xiàn)先前考慮的復(fù)用器在噪聲和/或功率性能方面不利地影響其它電路(如dac電路),并且在電路面積方面效率低。期望解決這樣的問題。
技術(shù)實現(xiàn)要素:
根據(jù)本發(fā)明的第一方面的實施方式,提供了一種用作復(fù)用器的鎖存電路,該鎖存電路用于將由各對輸入信息信號攜載的信息復(fù)用到輸出信息信號上,每對輸入信息信號包括第一輸入信息信號和第二輸入信息信號,并且每對輸入信息信號基于那些輸入信息信號的信號值并且與由其他的一對或多對輸入信息信號攜載的信息值交錯地攜載信息值。所述對的數(shù)目可以是整數(shù)x,其中x是2或更大的值。
鎖存電路可以包括:多對輸入開關(guān),每對輸入開關(guān)包括第一輸入開關(guān)和第二輸入開關(guān),并且每對輸入開關(guān)被配置成由相應(yīng)的成對的輸入信息信號來控制;以及輸出端,其被配置成輸出所述輸出信息信號。
對于所述每對輸入開關(guān),第一輸入開關(guān)可以被配置成接收相應(yīng)的成對的輸入信息信號的第一輸入信息信號,并且第二輸入開關(guān)可以被配置成接收該對輸入信息信號的第二輸入信息信號。對于所述輸入開關(guān),第一輸入開關(guān)可以被連接以控制鎖存電路的第一節(jié)點處的第一電流,并且第二輸入開關(guān)可以被連接以控制鎖存電路的第二節(jié)點處的(單獨的)第二電流。第一電流和第二電流可以在單獨的路徑中流動,以便它們可以例如通過比較器被比較。
鎖存電路可以被配置成基于所述第一電流和所述第二電流中的哪個電流大于另一個電流來控制輸出信息信號,以便將成對的輸入信息信號所攜載的連續(xù)信息值鎖存到輸出信息信號上。以這種方式,這樣的鎖存電路可以通過采用多對輸入開關(guān)和這樣的相應(yīng)的成對的輸入信息信號來有效地提供復(fù)用功能。
例如,如果其他每對輸入開關(guān)由其成對的輸入信息信號控制為給定的非確定狀態(tài),則輸入開關(guān)可以被連接成使得成對的輸入開關(guān)中的一對輸入開關(guān)(其由其成對的輸入信息信號控制為給定的確定狀態(tài))確定所述第一電流和所述第二電流中的哪個電流大于另一個電流。因此,輸入信息信號可以被配置成使得在任一時刻攜載信息值的那些輸入信息信號之一將其成對的輸入開關(guān)控制為確定狀態(tài)(并且控制所述第一電流和所述第二電流中的哪個電流大于另一個電流),而其他每對輸入信息信號將其成對的輸入開關(guān)控制為非確定狀態(tài)(并且不控制所述第一電流和所述第二電流中的哪個電流大于另一個電流)。以這種方式,由成對的輸入信息信號所攜載的信息值可以被復(fù)用到輸出信息信號上。
作為一個選項,第一輸入開關(guān)可以包括單獨的晶體管,所述晶體管的柵極端子被配置成接收相應(yīng)的輸入信息信號,并且所述晶體管的溝道沿著穿過所述第一節(jié)點的相應(yīng)的并行的第一電流路徑被連接。在這種情況下,第二輸入開關(guān)可以包括單獨的晶體管,所述晶體管的柵極端子被配置成接收相應(yīng)的輸入信息信號,并且所述晶體管的溝道沿著穿過所述第二節(jié)點的相應(yīng)的并行的第二電流路徑被連接。
作為另一選項,第一輸入開關(guān)可以包括單獨的晶體管,所述晶體管的柵極端子被配置成接收相應(yīng)的輸入信息信號,并且所述晶體管的溝道沿著穿過所述第一節(jié)點的第一電流路徑串聯(lián)連接。在這種情況下,第二輸入開關(guān)可以包括單獨的晶體管,所述晶體管的柵極端子被配置成接收相應(yīng)的輸入信息信號,并且所述晶體管的溝道沿著穿過所述第二節(jié)點的第二電流路徑串聯(lián)連接。
第一電流路徑和第二電流路徑都可以在一端穿過同一公共節(jié)點,而在另一端穿過第一節(jié)點或第二節(jié)點(視情況而定)。
鎖存電路可以包括被配置成接收時鐘信號的時鐘輸入端,其中,鎖存電路被配置成與所述時鐘信號同步地在交替的設(shè)置相和評估相中進行操作,所述輸入信息信號與所述時鐘信號同步,以便每個評估相在信息值由所述成對的輸入信息信號攜載時發(fā)生,并且鎖存電路被配置成在每個評估相中將由所述成對的輸入信息信號攜載的信息值鎖存到輸出信號上。
輸出信息信號可以是成對的輸出信息信號,包括第一輸出信息信號和第二輸出信息信號。在這種情況下,鎖存電路可以被配置成使第一輸出信息信號和第二輸出信息信號在每個設(shè)置相具有彼此相同的信號值,而在每個評估相具有彼此不同的信號值。此外,鎖存電路可以被配置成在每個評估相中使第一輸出信息信號和第二輸出信息信號中的一個輸出信息信號具有比那些輸出信息信號中的另一個輸出信息信號更高的信號值,在該評估相中,信息值被鎖存到成對的輸出信息信號上,從而確定那些輸出信息信號中的哪個輸出信息信號具有較高的信號值或較低的信號值。
根據(jù)本發(fā)明的第二方面的實施方式,提供了一種復(fù)用器,該復(fù)用器包括:根據(jù)前述第一方面的鎖存電路。這樣的復(fù)用器可以包括被配置成將成對的輸入信息信號引入到鎖存電路的信息信號引入電路,其中信息信號引入電路被連接至鎖存電路,使得輸入開關(guān)接收它們各自的輸入信息信號并且由它們各自的輸入信息信號控制。
每對輸入信息信號可以具有交替的有效相和無效相,每對輸入信息信號可以基于那些輸入信息信號的信號值在其有效相中的每一個中攜載信息值,并且每對輸入信息信號可以在多對輸入信息信號中的其他每對輸入信息信號處于無效相時處于有效相。以這種方式,由成對的信息信號攜載的信息值可以是交錯的或交替的。
每對輸入信息信號可以在其無效相中具有用于將有關(guān)的輸入開關(guān)控制為非確定狀態(tài)的信號值,以便在其無效相中接收輸入信息信號的所有輸入開關(guān)處于非確定狀態(tài)。每對輸入信息信號可以在其有效相中具有用于將有關(guān)的輸入開關(guān)控制為確定狀態(tài)的信號值,處于確定狀態(tài)的輸入開關(guān)確定第一電流和第二電流中的哪個電流大于另一個電流。
對于每對輸入信息信號,第一輸入信息信號的信號值和第二輸入信息信號的信號值可以在無效相中彼此相同(例如,都為邏輯低或都為邏輯高),但在有效相中彼此不同(例如,一個為邏輯高,而另一個為邏輯低)。在每個有效相中,處于該有效相的第一輸入信息信號和第二輸入信息信號中的一個輸入信息信號可以具有比所述第一輸入信息信號和所述第二輸入信息信號中的另一個輸入信息信號更高的信號值,該有效相中攜載的信息值確定那些輸入信息信號中的哪個輸入信息信號具有較高的信號值或較低的信號值(例如,其為邏輯低或其為邏輯高)。
信息信號引入電路可以是被配置成接收成對的輸入信息信號的信息信號接收電路或被配置成生成成對的輸入信息信號的信息信號生成電路。多組本鎖存電路可以一起充當這樣的信息信號生成電路。
根據(jù)本發(fā)明的第三方面的實施方式,提供了一種復(fù)用器系統(tǒng),該復(fù)用器系統(tǒng)包括:根據(jù)前述第一方面的鎖存電路,該鎖存電路是下游鎖存電路,其中所述下游鎖存電路中的成對的輸入開關(guān)的數(shù)目是兩個;以及第一上游鎖存電路和第二上游鎖存電路,所述第一上游鎖存電路和所述第二上游鎖存電路是根據(jù)上述第一方面的鎖存電路,其中輸出信息是成對的輸出信息信號。在這種情況下,第一上游鎖存電路和第二上游鎖存電路可以被配置成彼此異相地操作,并且下游鎖存電路可以被連接以接收所述第一上游鎖存電路的成對的輸出信息信號作為下游鎖存電路的成對的輸入開關(guān)中的一對輸入開關(guān)的成對的輸入信息信號,并且接收所述第二上游鎖存電路的成對的輸出信息信號作為下游鎖存電路的成對的輸入開關(guān)中的另一對輸入開關(guān)的成對的輸入信息信號。
在這樣的系統(tǒng)中,所述鎖存電路中的每一個可以是以下這樣的鎖存電路:其中,輸出信息是成對的輸出信息信號。在這種情況下,第一上游鎖存電路和第二上游鎖存電路以及下游鎖存電路可以形成上游-下游鎖存電路組,該系統(tǒng)可以包括多個上游-下游鎖存電路組,并且各個上游-下游鎖存電路組中的成對的下游鎖存電路可以是另一所述上游-下游鎖存電路組中的第一上游鎖存電路和第二上游鎖存電路。因此,這樣的鎖存電路可以以樹結(jié)構(gòu)或網(wǎng)絡(luò)連接在一起以形成這樣的復(fù)用器系統(tǒng)。
根據(jù)本發(fā)明的第四方面的實施方式,提供了一種用作復(fù)用器的鎖存電路,該鎖存電路用于將由各對輸入信息信號攜載的信息復(fù)用到輸出信息信號上,每對輸入信息信號包括第一輸入信息信號和第二輸入信息信號,每對輸入信息信號具有交替的有效相和無效相,每對輸入信息信號基于那些輸入信息信號的信號值在其有效相中的每一個中攜載信息值,并且每對輸入信息信號在多對輸入信息信號中的其他每對輸入信息信號處于無效相時處于有效相,所述鎖存電路包括:多對輸入開關(guān),每對輸入開關(guān)包括第一輸入開關(guān)和第二輸入開關(guān),并且每對輸入開關(guān)被配置成由相應(yīng)的所述成對的輸入信息信號來控制;以及輸出端,其被配置成輸出所述輸出信息信號,其中,對于所述每對輸入開關(guān),第一輸入開關(guān)被配置成接收相應(yīng)的成對的輸入信息信號的第一輸入信息信號,并且第二輸入開關(guān)被配置成接收該對輸入信息信號的第二輸入信息信號,并且輸入開關(guān)被連接在鎖存電路中,以控制輸出信息信號,并且在其有效相和無效相中被連接在與成對的輸入信息信號的信號值相適應(yīng)(或與其一致或與其對應(yīng))的布置中,使得當輸入開關(guān)由它們各自的輸入信息信號控制時,由成對的輸入信息信號所攜載的連續(xù)信息值被鎖存到輸出信息信號上。
該布置可以使得處于有效相的該對輸入信息信號將它們的輸入開關(guān)控制為確定狀態(tài),在所述確定狀態(tài)下,那些開關(guān)確定輸出信號的值,而處于無效相的每對輸入信息信號將它們的輸入開關(guān)控制為非確定狀態(tài),在所述非確定狀態(tài)下,那些開關(guān)不確定輸出信號的值。
對于所述輸入開關(guān),第一輸入開關(guān)可以被連接以控制鎖存電路的第一節(jié)點處的第一電流,并且第二輸入開關(guān)被連接以控制鎖存電路的第二節(jié)點處的(單獨的)第二電流。處于其有效相和無效相的成對的輸入信息信號的信號值可以被配置成使得由處于有效相的成對的輸入信息信號所攜載的信息值來確定所述第一電流和所述第二電流中的哪個電流大于另一個電流。鎖存電路可以被配置成基于在連續(xù)的所述有效相中所述第一電流和所述第二電流中的哪個電流大于另一個電流來控制輸出信息信號,以便將由成對的輸入信息信號攜載的連續(xù)信息值鎖存到輸出信息信號上。
作為一個選項,第一輸入開關(guān)可以包括單獨的晶體管,所述晶體管的柵極端子被配置成接收相應(yīng)的輸入信息信號,并且所述晶體管的溝道沿著穿過所述第一節(jié)點的相應(yīng)的并行的第一電流路徑被連接。在這種情況下,第二輸入開關(guān)可以包括單獨的晶體管,所述晶體管的柵極端子被配置成接收相應(yīng)的輸入信息信號,并且所述晶體管的溝道沿著穿過所述第二節(jié)點的相應(yīng)的并行的第二電流路徑被連接。
作為另一選項,第一輸入開關(guān)可以包括單獨的晶體管,所述晶體管的柵極端子被配置成接收相應(yīng)的輸入信息信號,并且所述晶體管的溝道沿著穿過所述第一節(jié)點的第一電流路徑串聯(lián)連接。在這種情況下,第二輸入開關(guān)可以包括單獨的晶體管,所述晶體管的柵極端子被配置成接收相應(yīng)的輸入信息信號,并且所述晶體管的溝道沿著穿過所述第二節(jié)點的第二電流路徑串聯(lián)連接。
第一電流路徑和第二電流路徑都可以在一端穿過同一公共節(jié)點,而在另一端穿過第一節(jié)點或第二節(jié)點(視情況而定)。
對于每對輸入信息信號,第一輸入信息信號的信號值和第二輸入信息信號的信號值在無效相中可以彼此相同,而在有效相中彼此不同。在每個有效相中,處于該有效相的第一輸入信息信號和第二輸入信息信號中的一個輸入信息信號可以具有比所述第一輸入信息信號和所述第二輸入信息信號中的另一個輸入信息信號更高的信號值,該有效相中攜載的信息值確定那些輸入信息信號中的哪個輸入信息信號具有較高的信號值或較低的信號值。
這樣的鎖存電路可以包括:時鐘輸入端,其被配置成接收時鐘信號,其中,鎖存電路被配置成與所述時鐘信號同步地在交替的設(shè)置相和評估相中進行操作,輸入信息信號與所述時鐘信號同步,以便每個評估相在相應(yīng)的有效相期間發(fā)生,并且鎖存電路被配置成在每個評估相中將由處于有效相的成對的輸入信息信號攜載的信息值鎖存到輸出信號上。
輸出信息信號可以是成對的輸出信息信號,包括第一輸出信息信號和第二輸出信息信號。在這種情況下,鎖存電路可以被配置成使第一輸出信息信號和第二輸出信息信號在每個設(shè)置相具有彼此相同的信號值,而在每個評估相具有彼此不同的信號值。鎖存電路可以被配置成在每個評估相使第一輸出信息信號和第二輸出信息信號中的一個輸出信息信號具有比那些輸出信息信號中的另一個輸出信息信號更高的信號值,在該評估相中被鎖存到該對輸出信息信號上的信息值確定那些輸出信息信號中的哪個輸出信息信號具有較高的信號值或較低的信號值。
根據(jù)本發(fā)明的第五方面的實施方式,提供了一種復(fù)用器,該復(fù)用器包括根據(jù)前述第四方面的鎖存電路。這樣的復(fù)用器可以包括被配置成將成對的輸入信息信號引入到鎖存電路的信息信號引入電路,其中,信息信號引入電路被連接至鎖存電路,使得輸入開關(guān)接收它們各自的所述輸入信息信號并且由它們各自的所述輸入信息信號控制。
信息信號引入電路可以是被配置成接收成對的輸入信息信號的信息信號接收電路或被配置成生成成對的輸入信息信號的信息信號生成電路。多組本鎖存電路可以一起充當這樣的信息信號生成電路。
根據(jù)本發(fā)明的第六方面的實施方式,提供了一種復(fù)用器系統(tǒng),該復(fù)用器系統(tǒng)包括:根據(jù)前述第四方面的鎖存電路,所述鎖存電路是下游鎖存電路,其中所述下游鎖存電路中的所述成對的輸入開關(guān)的數(shù)目是兩個;以及第一上游鎖存電路和第二上游鎖存電路,所述第一上游鎖存電路和第二上游鎖存電路是根據(jù)前述第四方面的鎖存電路,其中輸出信息信號是成對的輸出信息信號,其中,第一上游鎖存電路和第二上游鎖存電路被配置成彼此異相地操作,并且下游鎖存電路被連接以接收所述第一上游鎖存電路的成對的輸出信息信號作為下游鎖存電路的成對的輸入開關(guān)中的一對輸入開關(guān)的成對的輸入信息信號,并且接收所述第二上游鎖存電路的成對的輸出信息信號作為下游鎖存電路的成對的輸入開關(guān)中的另一對輸入開關(guān)的成對的輸入信息信號。
在這樣的系統(tǒng)中,所述每個鎖存電路可以是根據(jù)上述第四方面的鎖存電路,其中輸出信息信號是成對的輸出信息信號。在這種情況下,第一上游鎖存電路和第二上游鎖存電路以及下游鎖存電路可形成上游-下游鎖存電路組,該系統(tǒng)可以包括多個所述上游-下游鎖存電路組,并且各個上游-下游鎖存電路組的成對的下游鎖存電路可以是另一個所述上游-下游鎖存電路組的第一上游鎖存電路和第二上游鎖存電路。因此,這樣的鎖存電路可以以樹結(jié)構(gòu)連接在一起以形成這樣的復(fù)用器系統(tǒng)。
根據(jù)本發(fā)明的第七方面的實施方式,提供了一種將由相應(yīng)的成對的輸入信息信號攜載的信息復(fù)用到輸出信息信號上的方法,每對輸入信息信號包括第一輸入信息信號和第二輸入信息信號,所述方法包括:將成對的輸入信息信號提供至鎖存電路,所述鎖存電路包括多對輸入開關(guān)以及輸出端,每對輸入開關(guān)包括第一輸入開關(guān)和第二輸入開關(guān),每對輸入開關(guān)被連接以接收相應(yīng)的所述成對的輸入信息信號,所述輸出端被配置成輸出所述輸出信息信號,其中,對于所述每對輸入開關(guān),第一輸入開關(guān)被連接以接收相應(yīng)的成對的輸入信息信號的第一輸入信息信號,并且第二輸入開關(guān)被連接以接收該對輸入信息信號的第二輸入信息信號;配置輸入信息信號使得每對輸入信息信號具有交替的有效相和無效相,每對輸入信息信號基于那些輸入信息信號的信號值在其有效相中的每一個中攜載信息值,并且每對輸入信息信號在多對輸入信息信號中的其他每對輸入信息信號處于無效相時處于有效相;以及取決于輸入開關(guān)如何被連接,將成對的輸入信息信號的信號值配置在其有效相和無效相中,使得當輸入開關(guān)由它們各自的輸入信息信號控制時,由成對的輸入信息信號攜載的連續(xù)信息值被鎖存到輸出信息信號上。
根據(jù)本發(fā)明的第八方面的實施方式,提供了一種用作復(fù)用器的strongarm或其他鐘控鎖存電路,其具有多對輸入端,其中成對的輸入端并聯(lián)連接在一起。也就是說,如果每對輸入端包括第一輸入端和第二輸入端,則第一輸入端可以并聯(lián)連接,并且第二輸入端也可以并聯(lián)連接。例如,如果輸入端被實現(xiàn)為柵極控制nmos晶體管,則對應(yīng)于成對的輸入端的成對的輸入信息信號可以是差分rtz(歸零)信號。
根據(jù)本發(fā)明的第九方面的實施方式,提供了一種用作復(fù)用器的strongarm或其他鐘控鎖存電路,其具有多對輸入端,其中成對的輸入端被串聯(lián)連接在一起。也就是說,如果每對輸入端包括第一輸入端和第二輸入端,則第一輸入端可以串聯(lián)連接,并且第二輸入端也可以串聯(lián)連接。例如,如果輸入端被實現(xiàn)為柵極控制nmos晶體管,則對應(yīng)于成對的輸入端的成對的輸入信息信號可以是差分rto(歸一)信號。
這樣的鎖存電路可以以樹結(jié)構(gòu)或網(wǎng)絡(luò)連接在一起,其中這樣的鎖存電路中的兩個或更多個的輸出端形成另一個這樣的鎖存電路的輸入端。
這樣的鎖存電路可以包括:第一對輸入晶體管,其柵極端子充當所述多對輸入端中的一對輸入端;至少第二對輸入晶體管,其分別與第一對晶體管并聯(lián)連接,并且其柵極端子充當所述多對輸入端中的另一對輸入端。此外,兩個交叉耦接的成對的晶體管連接在一起以形成交叉耦接的反相器,并且其輸出端一起提供鎖存電路的輸出端。成對的輸入晶體管可以連接在公共尾節(jié)點與第一中間節(jié)點和第二中間節(jié)點之間。交叉耦接的反相器可以連接在中間節(jié)點和第一參考電壓源之間。該電路可以包括連接在各個反相器的輸出端與第一參考電壓源之間的兩個鐘控預(yù)充電晶體管以及連接在所述公共尾節(jié)點和第二參考電壓源之間的鐘控激活晶體管。兩個輸出端都可以設(shè)置有反相器以提供最終的反相輸出。
輸入信息信號可以是數(shù)據(jù)信號或控制信號。輸入信息信號可以是數(shù)字信號。輸入信息信號對可以是差分歸零信號或歸一信號。
對于每對輸入信息信號,它們中的第一輸入信息信號可以具有邏輯1值,而它們中的第二輸入信息信號可以具有邏輯0值,以在有效相期間指示數(shù)字數(shù)據(jù)值1,并且它們中的第一輸入信息信號可以具有邏輯0值,而它們中的第二輸入信息信號可以具有邏輯1值,以在有效相期間指示數(shù)字數(shù)據(jù)值0。
根據(jù)本發(fā)明的第十方面的實施方式,提供了包括根據(jù)前述方面中的一個或更多個方面的鎖存電路或復(fù)用器或復(fù)用器系統(tǒng)的數(shù)模電路或模數(shù)電路。
根據(jù)本發(fā)明的第十一方面的實施方式,提供了一種ic芯片如倒裝芯片,所述ic芯片包括根據(jù)前述方面中的一個或更多個方面的鎖存電路或復(fù)用器或復(fù)用器系統(tǒng)或數(shù)模電路或模數(shù)電路。
本發(fā)明擴展至與裝置方面對應(yīng)的方法方面。
附圖說明
現(xiàn)在將通過示例的方式參考附圖,其中:
圖1是對理解本發(fā)明的實施方式有用的復(fù)用器系統(tǒng)的示意圖;
圖2是表示圖1的各個復(fù)用器之一的示意圖;
圖3是對理解圖2的電路的操作有用的信號定時圖;以及
圖4是實現(xiàn)本發(fā)明的電路的示意性框圖。
具體實施方式
圖1是對理解可以使用本發(fā)明的實施方式的一般環(huán)境有用的復(fù)用器系統(tǒng)1的示意圖。
復(fù)用器系統(tǒng)1包括多個復(fù)用器2和dac電路塊4。應(yīng)當理解的是,dac電路塊4僅僅是可以基于從復(fù)用器提供的輸入數(shù)據(jù)信號進行操作的一個示例電路塊。本發(fā)明的實施方式當然可以結(jié)合采用數(shù)據(jù)信號的任何電路來使用。
還應(yīng)當理解的是,本系統(tǒng)1和本文中稍后公開的各種實施方式在復(fù)用數(shù)字數(shù)據(jù)信號的上下文中描述。然而,數(shù)字數(shù)據(jù)信號僅僅是一個方便的示例,并且本發(fā)明一般可以應(yīng)用于信息信號的復(fù)用。例如,這樣的信息信號可以是數(shù)據(jù)信號或控制信號,并且可以是數(shù)字信號或模擬信號。從下面的描述顯而易見的是,本發(fā)明處理成對的信息信號,并且信息值由每對信息信號之間的幅度差表達。
返回到圖1,示出了為了方便而標記為a、b和c的三個復(fù)用器2,應(yīng)當理解的是,這三個復(fù)用器2可以形成較大的復(fù)用器樹布置的一部分。在該示例中,復(fù)用器a和復(fù)用器b存在于樹的相同級中,其中,其相應(yīng)的輸出信號(為了方便,也標記為a和b)由下一級中的復(fù)用器c接收。
復(fù)用器a被連接以接收數(shù)據(jù)(信息)信號數(shù)據(jù)1和數(shù)據(jù)2以及時鐘信號clka。復(fù)用器b被連接以接收數(shù)據(jù)(信息)信號數(shù)據(jù)3和數(shù)據(jù)4以及時鐘信號clkb。復(fù)用器c被連接以接收數(shù)據(jù)(信息)信號a和b以及時鐘信號clkc。復(fù)用器a將數(shù)據(jù)信號a輸出至復(fù)用器c,并且類似地,復(fù)用器b將數(shù)據(jù)信號b輸出至復(fù)用器c。繼而,復(fù)用器c輸出數(shù)據(jù)信號c。
復(fù)用器a和復(fù)用器b以相同的速度(在圖1中表示為時鐘頻率f)進行操作,并且同樣地,時鐘信號clka和clkb可以彼此相同或者例如彼此簡單地異相。下一級中的復(fù)用器c以復(fù)用器a和復(fù)用器b的雙倍速度進行操作,并且這在圖1中表示為時鐘頻率2f。因此,時鐘信號clka和clkb具有時鐘頻率f,并且時鐘信號clkc具有時鐘頻率2f。時鐘信號clkc可以與時鐘信號clka和clkb中的一個時鐘信號或這兩個時鐘信號同步并且同相。
因此,如圖1所示,數(shù)據(jù)信號(作為信息信號的示例)從復(fù)用器樹的級傳遞到級,每個級執(zhí)行并行-串行復(fù)用/重新定時操作,以便以到如圖1中指示的dac電路塊4的單個輸入結(jié)束。雖然圖1中未示出,但是更多的復(fù)用器級可以在復(fù)用器a和復(fù)用器b之前,而且更多的復(fù)用器級可以跟隨復(fù)用器c。級的數(shù)目當然取決于應(yīng)用。
圖2是表示各個復(fù)用器2中的一個復(fù)用器(在這種情況下是復(fù)用器c)的示意圖。從圖2顯而易見的是,本復(fù)用器2可以稱為雙輸入鎖存電路。
復(fù)用器c在圖2中以“黑盒”形式示出,簡單地指示輸入和輸出,以便可以理解其總體功能,并且還以詳細形式指示被配置成執(zhí)行總體功能的電路(鎖存電路)10的一個示例。
數(shù)據(jù)輸入和輸出作為成對的信息信號提供,在這種情況下作為差分rtz(歸零)信號?!安罘謗tz”的含義將參照在下面更詳細地描述的圖3來理解。
復(fù)用器a的輸出a(見圖1)是差分rtz對rza和/rza,并且類似地,復(fù)用器b的輸出b是差分rtz對rzb和/rzb。這四個信號rza、/rza、rzb和/rzb與其時鐘信號clkc一起形成到復(fù)用器c的輸入。應(yīng)當理解的是,前級復(fù)用器a和b分別基于異相時鐘信號clka和clkb進行操作。信號數(shù)據(jù)1至數(shù)據(jù)4也可以各自被實現(xiàn)為這樣的成對的差分rtz信號。
圖2中所示的示例電路10可以容易地描述為strongarm鎖存器或鐘控(clocked)鎖存器,但重要的是具有(至少)兩組并聯(lián)連接的輸入端(一組接收rza和/rza,而另一組接收rzb和/rzb),并且在輸出端具有反相器以生成rzc和/rzc(一起對應(yīng)于圖1中的輸出c)。
電路10包括:第一對輸入晶體管12和14、至少第二對輸入晶體管16和18、構(gòu)成反相器28和30的兩個交叉耦接的成對的晶體管20、22、24和26、公共尾節(jié)點32、中間節(jié)點34和36、第一參考電壓源38、第一預(yù)充電(設(shè)置)晶體管40和第二預(yù)充電(設(shè)置)晶體管42、反相器輸出節(jié)點44和46、鐘控激活(評估)晶體管50、第二參考電壓源52以及輸出反相器54和56。
第一對輸入晶體管12和14的柵極端子充當多對輸入端中的一對輸入端,在這種情況下接收信號rza和/rza。第二對輸入晶體管16和18的柵極端子充當多對輸入端中的另一對輸入端,在這種情況下接收輸入信號rzb和/rzb。晶體管12與晶體管16并聯(lián)連接,并且晶體管14與晶體管18并聯(lián)連接。
兩個交叉耦接的成對的晶體管20、22、24和26被連接在一起以形成交叉耦接的反相器28和30。盡管經(jīng)由反相器54和56,但是設(shè)置在輸出節(jié)點44和46處的這些反相器28和30的輸出端提供電路10的最終輸出。
成對的輸入晶體管12、14、16和18連接在公共尾節(jié)點32與第一中間節(jié)點34和第二中間節(jié)點36之間。具體地,晶體管12和16彼此并聯(lián)連接在公共尾節(jié)點32和第一中間節(jié)點34之間,并且晶體管14和18彼此并聯(lián)連接并且在公共尾節(jié)點32和第二中間節(jié)點36之間。
交叉耦接的反相器28和30連接在中間節(jié)點34和36與第一參考電壓源38(在這種情況下為vdd)之間。具體地,反相器28連接在第一中間節(jié)點34和第一參考電壓源之間,并且反相器30連接在第二中間節(jié)點36和第一參考電壓源38之間。反相器28的輸出端連接至輸出節(jié)點44,并且反相器30的輸出端連接至輸出節(jié)點46。
兩個預(yù)充電晶體管40和42連接在輸出節(jié)點44和46與第一參考電壓源38之間。具體地,預(yù)充電晶體管40連接在節(jié)點44和第一參考電壓源38之間,并且預(yù)充電晶體管42連接在輸出節(jié)點46和第一參考電壓源之間。激活晶體管50連接在公共尾節(jié)點32和第二參考電壓源52(在這種情況下為接地(gnd))之間。
在本實施方式中,晶體管12、14、16、18、20、22和50是nmosmosfet,而晶體管24、26、40和42是pmosmosfet。晶體管40、42和50被連接以在其柵極端子處接收時鐘信號clkc。
反相器54和56分別設(shè)置在輸出節(jié)點44和46處,以提供最終的電路輸出rzc和/rzc。
圖3是對理解圖2的電路的操作有用的信號定時圖。
假設(shè)輸入rza和/rza來自基于時鐘信號clka而進行操作的類似的在前復(fù)用器2。因此,當時鐘信號clka為低時,在前復(fù)用器處于其復(fù)位(或“設(shè)置”或“預(yù)充電”或“無效”)相,并且同樣地,信號rza和/rza都為低(如圖3所示)。當時鐘信號clka為高時,在前復(fù)用器處于活躍(“再生”或“有效”或“評估”或“激活”)相,因此取決于數(shù)據(jù)值,信號rza或/rza為高。
因此,對于諸如rza和/rza的差分rtz對,存在交替的“有效”相和“無效”相,其中,在圖3中“無效”相被標記為“rst”(復(fù)位)相。對于有效相,信息值由以下狀態(tài)表達:兩個信號中的一個信號先變高(vdd)然后返回到低或零(gnd)從而歸零,并且這兩個信號中的另一個信號保持低。在圖3的示例中,數(shù)字“1”由rza先變高(vdd)然后返回至低(gnd)同時/rza保持低來表達,并且數(shù)字“0”由/rza先變高(vdd)然后返回至低(gnd)同時rza保持低來表達。對于無效相或rst相,rza和/rza都保持低。
以上對輸入rza和/rza的描述類似地適用于輸入rzb和/rzb,應(yīng)當注意的是,考慮到時鐘信號clka和clkb之間的相位關(guān)系,它們的有效相和無效相與信號rza和/rza的有效相和無效相不同相。
復(fù)用器c的時鐘輸入,即時鐘信號clkc,是時鐘信號clka和clkb的頻率的兩倍。因此可以看出,如圖3所示,復(fù)用器c基于其輸入rza、/rza、rzb和/rzb以及時鐘信號clkc生成輸出rzc和/rzc。
例如,當時鐘信號clkc為低時,復(fù)用器c處于復(fù)位(或設(shè)置或預(yù)充電)相,并且同樣地,該信號rzc和/rzc都為低(再如圖3所示)。原因是當時鐘信號clkc為低時,晶體管50截止(防止電流流過節(jié)點32并從而流過節(jié)點34和節(jié)點36),并且晶體管40和42導(dǎo)通,將節(jié)點44和46充電到邏輯高或vdd(其中反相器54和56因此給出低輸出)。
當時鐘信號clkc為高時,復(fù)用器c處于活躍(或再生或評估)相,因此取決于有關(guān)的數(shù)據(jù)值,信號rzc或/rzc為高。原因是當時鐘信號clkc為高時,晶體管50導(dǎo)通(允許電流流過節(jié)點32),并且晶體管40和42截止。此外,信號rza、/rza、rzb和/rzb使得晶體管12、14、16和18中的一個晶體管導(dǎo)通而其它晶體管截止,從而使得在流過中間節(jié)點34和36的電流中存在不平衡。具體地,采用數(shù)字“1”由變高的rza表達的示例,晶體管12導(dǎo)通,而晶體管14、16和18截止。因此,允許電流流過節(jié)點32和34,但不流過節(jié)點36。節(jié)點34和36處的這種不平衡影響交叉耦接的反相器28和30的操作,而這又放大了該不平衡,從而導(dǎo)致節(jié)點44和46中的一個節(jié)點變高而另一個節(jié)點變低。在該示例中,當晶體管12導(dǎo)通而晶體管14、16和18截止時,節(jié)點34被拉低,這也將節(jié)點46拉低,因此節(jié)點44變高,從而導(dǎo)致rzc變高并且/rzc變(或有效地保持)低,為當前目的忽略短暫的過渡狀態(tài),而交叉耦接的反相器28和30將其輸出加速到它們的最終狀態(tài)。因此,在該示例中,在確定rzc和/rzc的值的意義上,成對的晶體管12和14處于確定狀態(tài),而成對的晶體管16和18處于非確定狀態(tài),以便rza和/rza對在該時間處正在控制輸出(處于有效相)。
應(yīng)當理解的是,如圖3所示的由輸入a和b攜載的原始數(shù)據(jù)序列1-1-0-0被復(fù)用到輸出信號c上,那些數(shù)據(jù)值之間具有間隙,以允許來自與復(fù)用器c處于復(fù)用器樹中同一級中的另一復(fù)用器的異相等效信號。
注意,電路10基于rtz信號對進行操作。也就是說,在每對(例如,rza和/rza)中,不管數(shù)據(jù)值如何,對于其“有效”相,信號中的一個保持相同,而另一個信號在每個時鐘周期中上升和下降。在以下意義上,一對信號是差分的:重要的是有效相期間這些信號之間的幅度的差。
因此,在整個復(fù)用器樹上,電路汲取與數(shù)據(jù)無關(guān)的恒定電流,即存在數(shù)據(jù)無關(guān)的功耗。這得以實現(xiàn)的原因是:不管數(shù)據(jù)是變化還是保持不變,一對信號中的一個信號在每個有效相中先變高然后再變低。例如,雖然標準的cmos復(fù)用器取決于數(shù)據(jù)可以具有范圍從100ma到400ma的電流汲取,但是本配置可以恒定地汲取例如200ma。當考慮復(fù)用器電路對周圍電路(如圖1中的dac電路塊4)的影響時,這是有利的。
此外,一般的strongarm鎖存布置是低功率電路,例如,原因是strongarm鎖存布置具有比節(jié)省功率的cmos鎖存器更小的時鐘負載。同樣地,整個復(fù)用器樹在低功率下進行操作。
圖4是實現(xiàn)本發(fā)明的復(fù)用器60的示意圖。復(fù)用器60包括信息信號引入電路62和鎖存電路64。
信息信號引入電路62被配置成在已經(jīng)接收或生成與時鐘信號同步的多對差分rtz信息信號的情況下輸出所述多對差分rtz信息信號。在這種情況下,成對的信息信號包括第一對a和/a以及第二對b和/b。每對信息信號具有交替的有效相和無效相,所述交替的有效相和無效相對應(yīng)于上面結(jié)合圖3描述的交替的活躍相和復(fù)位相。如從圖3應(yīng)當理解的,每對信息信號在其他每對信息信號處于無效相時處于有效相。
鎖存電路64是鐘控電路,并且包括多對輸入端和輸出端。那些成對的輸入端可以并聯(lián)連接在一起??商孢x地,它們可以串聯(lián)連接在一起。在這種情況下,第一對輸入端接收信號a和/a,并且第二對輸入端接收信號b和/b。鐘控鎖存電路64的輸出端輸出信號c和/c,這些信號也是一對差分rtz信號。
通過比較圖1和圖4,應(yīng)當理解的是,復(fù)用器a和b組合對應(yīng)于信息信號引入電路62,并且復(fù)用器c對應(yīng)于鎖存電路64。因此,成對的復(fù)用器2可以在復(fù)用器樹中為下一個復(fù)用器2提供輸入信號。即使當在較大的復(fù)用器樹中設(shè)置許多這樣的復(fù)用器2時,也提供了上述優(yōu)點。因此,可以提供具有低功耗和數(shù)據(jù)無關(guān)功耗的大規(guī)模復(fù)用。
回顧圖2,應(yīng)當理解的是,盡管電路10設(shè)置有兩對輸入端(一對輸入端接收rza和/rza,而另一對輸入端接收rzb和/rzb),但是通??梢跃哂姓麛?shù)x對輸入端,其中x是2或更大的值。例如,可以設(shè)置三(即,其中x=3)對輸入端,其中如圖3,有效相和無效相在三對輸入信息信號之間交錯,以便在某一時刻這三對輸入信息信號中只有一對輸入信息信號處于有效相。因此,這種電路可以一般地提供x路復(fù)用。此外,可以調(diào)整時鐘信號的占空比(例如,其中x=4,25%:75%的占空比),以輔助與圖1一致的多組電路10的級聯(lián)。
此外,一起回顧圖2和圖3,應(yīng)當理解的是,rtz信號rza、/rza、rzb和/rzb是合適的,原因是晶體管12、14、16和18是nmos晶體管,其中晶體管12和16并聯(lián)并且連接至節(jié)點34,而且晶體管14和18并聯(lián)并且連接至節(jié)點36。也就是說,信號被布置成使得它們中的僅一個(處于其有效相的一個)在某一時刻具有邏輯高值,并且使得處于有效相的對有效地確定信號rzc和/rzc上輸出的值。
然而,nmos晶體管12、14、16和18可以具有串聯(lián)布置,其中晶體管12和16串聯(lián)并且連接至節(jié)點34,而且晶體管14和18串聯(lián)并且連接至節(jié)點36。在那種情況下,信號rza、/rza、rzb和/rzb可以用等效的歸一信號來代替,使得它們中的僅一個(處于其有效相的一個)在某個時刻具有邏輯低值,并且使得處于有效相的對有效地確定與rzc和/rzc等效的輸出信號上輸出的值。應(yīng)當理解的是,晶體管布置和輸入信號布置的其他兼容配對將可以實現(xiàn)相同的總體效果,即,處于有效相的成對的輸入信號有效地確定輸出信號上輸出的值,并且本公開內(nèi)容將被相應(yīng)地理解。
此外,根據(jù)圖3應(yīng)當理解的是,除了時鐘頻率和數(shù)據(jù)速率加倍之外,輸出信號對rzc和/rzc在格式上與輸入信號對rza、/rza以及rzb、/rzb相似。因此,應(yīng)當理解的是,輸出信號對rzc和/rzc可以形成隨后的復(fù)用器2(參見圖1)的輸入信號對。
應(yīng)當理解的是,實現(xiàn)本發(fā)明的電路可以連同混合信號電路如dac或adc電路一起設(shè)置。本文中公開的電路(其與dac或adc電路一起設(shè)置)因此可被描述為dac或adc。
本發(fā)明的電路可以實現(xiàn)為例如ic芯片如倒裝芯片上的集成電路。本發(fā)明擴展到如上所述的集成電路和ic芯片、包括這樣的ic芯片的電路板以及包括這樣的電路板的通信網(wǎng)絡(luò)(例如,因特網(wǎng)光纖網(wǎng)絡(luò)和無線網(wǎng)絡(luò))和這樣的網(wǎng)絡(luò)的網(wǎng)絡(luò)設(shè)備。
在所附權(quán)利要求的精神和范圍內(nèi),根據(jù)上述公開內(nèi)容,本發(fā)明可以以許多不同的方式來實現(xiàn)。