一種互連寄生電阻電容校準(zhǔn)結(jié)構(gòu)的制作方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及集成電路領(lǐng)域，尤其涉及半導(dǎo)體器件的模型領(lǐng)域，更具體地說，涉及一 種新的互連寄生電阻電容校準(zhǔn)結(jié)構(gòu)。
【背景技術(shù)】
[0002] 請(qǐng)參閱圖1，圖1所示為現(xiàn)有技術(shù)中電路（常用的環(huán)形振蕩器結(jié)構(gòu)）延遲仿真 結(jié)構(gòu)的示意圖。如圖所示，該環(huán)形振蕩器結(jié)構(gòu)電路延遲仿真結(jié)構(gòu)通常包括奇數(shù)個(gè)標(biāo)準(zhǔn)單 元10,且奇數(shù)個(gè)標(biāo)準(zhǔn)單元10的個(gè)數(shù)通常是大于等于3的，標(biāo)準(zhǔn)單元10例如可以是反相器 (inverter)、與非門（nand)和或非門（nor)等等，三個(gè)首尾串聯(lián)的標(biāo)準(zhǔn)單元10構(gòu)成一個(gè)環(huán) 形振蕩器，最后一個(gè)標(biāo)準(zhǔn)單元10的輸出端加上分頻器12,分頻器12可以用于校準(zhǔn)不同的電 路。
[0003] 請(qǐng)參閱圖2,圖2為現(xiàn)有技術(shù)中正常的標(biāo)準(zhǔn)單元延遲測試結(jié)構(gòu)的示意圖。如圖所 示，兩個(gè)標(biāo)準(zhǔn)單元10分別包括1個(gè)PMOS和1個(gè)NM0S，其中，AA為有源區(qū)，POLY為多晶硅層， CONTACT為接觸孔，Ml為金屬互連層，VSS為接地端，VDD為電源端。兩個(gè)標(biāo)準(zhǔn)單元10的一 個(gè)標(biāo)準(zhǔn)單元的輸出端直接通過Ml金屬互連層中的金屬線與另一個(gè)標(biāo)準(zhǔn)單元的輸入端相串 聯(lián)相連。
[0004] 本領(lǐng)域技術(shù)人員清楚，如果這些環(huán)形振蕩器結(jié)構(gòu)電路仿真與實(shí)測數(shù)據(jù)沒有問題， 就可以進(jìn)行接下來進(jìn)行電路設(shè)計(jì)了。但是，電路延遲仿真與實(shí)測數(shù)據(jù)經(jīng)常會(huì)有一定的誤差。 誤差存在的原因，主要的原因有兩個(gè)：
[0005] ①、器件模型精度不夠；
[0006] ②、后段互連寄生電阻電容提取存在一定誤差。
[0007] 當(dāng)電路延遲仿真與實(shí)測數(shù)據(jù)存在誤差時(shí)，由于確定是器件模型的誤差還是后段互 連寄生電阻電容提取誤差的難度較高，現(xiàn)有技術(shù)中還沒有可行的確定是器件模型的誤差還 是后段互連寄生電阻電容提取的誤差的方法。
[0008] 通常的做法是，用器件模型的電容去補(bǔ)償后道互連寄生RC提取的誤差。由于該種 方法無法確定仿真誤差原因在哪里，往往會(huì)得到和仿真值相差較遠(yuǎn)的測量結(jié)果，即直接造 成了器件模型和后道模型都不準(zhǔn)確的結(jié)果；可想而知，如果電路設(shè)計(jì)者用這些不準(zhǔn)確的模 型去指導(dǎo)電路設(shè)計(jì)，是無法達(dá)到期望的電路設(shè)計(jì)效果的。
[0009] 因此，確定是器件模型的誤差還是后段互連寄生電阻電容提取的誤差，是減小電 路仿真誤差的關(guān)鍵，也是業(yè)界急需解決的問題。

【發(fā)明內(nèi)容】

[0010] 本發(fā)明的主要目的在于克服現(xiàn)有技術(shù)的缺陷，提供一種環(huán)形振蕩器電路的互連寄 生電阻電容校準(zhǔn)結(jié)構(gòu)，其可以準(zhǔn)確的確定是哪部分后道提取存在誤差，進(jìn)而進(jìn)行校正，得到 精確的后道模型和器件模型，電路設(shè)計(jì)者使用此模型就可以得到準(zhǔn)確的仿真結(jié)果，使電路 設(shè)計(jì)更加符合期望的設(shè)計(jì)目標(biāo)。
[0011] 為達(dá)成上述目的，本發(fā)明的技術(shù)方案如下：
[0012] -種環(huán)形振蕩器電路的互連寄生電阻電容校準(zhǔn)結(jié)構(gòu)，所述環(huán)形振蕩器電路包括N 個(gè)標(biāo)準(zhǔn)單元和分頻器；其中，所述N為大于等于3的正奇數(shù)；N個(gè)首尾串聯(lián)的所述標(biāo)準(zhǔn)單元 構(gòu)成一個(gè)環(huán)形振蕩器，其中一個(gè)所述標(biāo)準(zhǔn)單元的輸出端與所述分頻器的輸入端相連；其還 包括：在每一個(gè)所述的標(biāo)準(zhǔn)單元前面增加特定的互連寄生電阻子結(jié)構(gòu)和/或電容子結(jié)構(gòu)， 用于區(qū)分并校準(zhǔn)在提取多晶硅互連和金屬互連的寄生電阻，以及多晶硅互連和金屬互連之 間的寄生電容時(shí)存在的誤差。
[0013] 優(yōu)選的，所述標(biāo)準(zhǔn)單元為反相器、與非門和或非門中的一種或多種。
[0014] 優(yōu)選的，所述互連寄生電阻子結(jié)構(gòu)為在每個(gè)標(biāo)準(zhǔn)單元前面增加的蛇形多晶硅互連 電阻單元，以校準(zhǔn)多晶硅互連的阻值。
[0015] 優(yōu)選的，所述互連寄生電容子結(jié)構(gòu)為在每個(gè)標(biāo)準(zhǔn)單元輸出端和接地端之間增加梳 狀多晶硅互連電容單元，以校準(zhǔn)多晶硅互連對(duì)襯底的寄生電容。
[0016] 優(yōu)選的，所述互連寄生電容子結(jié)構(gòu)為所述在每個(gè)標(biāo)準(zhǔn)單元輸出端和接地端之間增 加插指狀多晶硅互連電容單元，以校準(zhǔn)多晶硅互連之間的寄生耦合電容。
[0017] 優(yōu)選的，所述互連寄生電容子結(jié)構(gòu)為所述在每個(gè)標(biāo)準(zhǔn)單元輸出端和接地端之間增 加插指狀多晶硅電容單元，以校準(zhǔn)多晶硅互連之間的寄生耦合電容。
[0018] 優(yōu)選的，所述互連寄生電容子結(jié)構(gòu)為在每個(gè)標(biāo)準(zhǔn)單元前面增加蛇形金屬互連電阻 單元，以校準(zhǔn)金屬互連的阻值；其中，所述蛇形金屬互連電阻單元位于多層金屬互連中的任 .-iV. P=I 思一房。
[0019] 優(yōu)選的，所述互連寄生電阻子結(jié)構(gòu)為在每個(gè)標(biāo)準(zhǔn)單元輸出端和接地端之間增加梳 狀金屬互連電容單元，以校準(zhǔn)金屬互連對(duì)襯底的寄生電容。
[0020] 優(yōu)選的，所述梳狀金屬互連電容單元位于多層金屬互連中的任意一層或多層中。
[0021] 優(yōu)選的，所述互連寄生電容子結(jié)構(gòu)為在每個(gè)標(biāo)準(zhǔn)單元輸出端和接地端之間增加同 層插指狀金屬互連電容單元，以校準(zhǔn)同層金屬互連之間的寄生耦合電容；其中，所述插指狀 金屬互連電容單元的兩極在同層金屬中分為兩部分。
[0022] 優(yōu)選的，所述同層插指狀金屬互連電容單元位于多層金屬互連中的任意一層。
[0023] 優(yōu)選的，所述互連寄生電容子結(jié)構(gòu)為在每個(gè)標(biāo)準(zhǔn)單元輸出端和接地端之間增加的 相鄰兩層金屬插指狀電容單元，以校準(zhǔn)相鄰兩層金屬互連之間的寄生電容；其中，所述插指 狀電容單元的兩極分別為位于相鄰兩層金屬中的兩個(gè)部分，其中，所述的金屬層的數(shù)量為 兩層以上。
[0024] 優(yōu)選的，所述多晶硅電阻單元和/或所述多晶硅電容單元上面覆蓋有一層金屬硅 化物。
[0025]從上述技術(shù)方案可以看出，本發(fā)明提供的環(huán)形振蕩器電路的互連寄生電阻電容校 準(zhǔn)結(jié)構(gòu)的設(shè)計(jì)，能夠通過環(huán)形振蕩器延遲測量值和仿真值的對(duì)比，確定是哪部分互連寄生 RC提取存在誤差，從而對(duì)互連寄生RC的提取進(jìn)行校正，得到更加精確的電路仿真結(jié)果，校 正后的器件模型和后道互連模型也更為精確，使電路設(shè)計(jì)者得到的仿真值與測量值的誤差 更小，大大減小了重新修改電路設(shè)計(jì)的風(fēng)險(xiǎn)。
【附圖說明】
[0026] 圖1所示為現(xiàn)有技術(shù)中電路（常用的環(huán)形振蕩器結(jié)構(gòu)）延遲仿真結(jié)構(gòu)的示意圖
[0027] 圖2為現(xiàn)有技術(shù)中正常的標(biāo)準(zhǔn)單元延遲測試結(jié)構(gòu)的連接關(guān)系示意圖
[0028] 圖3為本發(fā)明一實(shí)施例環(huán)形振蕩器的延遲仿真結(jié)構(gòu)（在環(huán)形振蕩器的每個(gè)標(biāo)準(zhǔn)單 元前面串聯(lián)互連電阻結(jié)構(gòu)）的等效電路示意圖
[0029] 圖4為本發(fā)明一實(shí)施例環(huán)形振蕩器的延遲仿真結(jié)構(gòu)（在環(huán)形振蕩器的每個(gè)標(biāo)準(zhǔn)單 元輸出端和接地端之間增加互連電容結(jié)構(gòu)）的等效電路示意圖
[0030] 圖5為本發(fā)明一實(shí)施例環(huán)形振蕩器電路延遲仿真的互連寄生電阻電容校準(zhǔn)結(jié)構(gòu) 中的互連寄生電阻子結(jié)構(gòu)（即在每個(gè)標(biāo)準(zhǔn)單元前面增加蛇形多晶硅互連電阻單元）的示意 圖
[0031] 圖6為本發(fā)明一實(shí)施例環(huán)形振蕩器電路延遲仿真的互連寄生電阻電容校準(zhǔn)結(jié)構(gòu) 中的互連寄生電容子結(jié)構(gòu)（即在每個(gè)標(biāo)準(zhǔn)單元輸出端和接地端之間增加梳狀多晶硅互連 電容單元）的示意圖
[0032] 圖7為本發(fā)明一實(shí)施例環(huán)形振蕩器電路延遲仿真的互連寄生電阻電容校準(zhǔn)結(jié)構(gòu) 中的互連寄生電容子結(jié)構(gòu)（即在每個(gè)標(biāo)準(zhǔn)單元輸出端和接地端之間增加插指狀多晶硅互 連電容單元）的示意圖
[0033] 圖8為本發(fā)明一實(shí)施例環(huán)形振蕩器電路延遲仿真的互連寄生電阻電容校準(zhǔn)結(jié)構(gòu) 中的互連寄生電阻子結(jié)構(gòu)（即在每個(gè)標(biāo)準(zhǔn)單元前面增加蛇形金屬互連電阻單元）的示意圖
[0034] 圖9為本發(fā)明一實(shí)施例環(huán)形振蕩器的環(huán)形振蕩器電路延遲仿真的互連寄生電阻 校準(zhǔn)結(jié)構(gòu)中的互連寄生電容子結(jié)構(gòu)（即在即在每個(gè)標(biāo)準(zhǔn)單元輸出端和接地端之間增加梳 狀金屬互連電容單元）
[0035] 圖10為本發(fā)明一實(shí)施例環(huán)形振蕩器的環(huán)形振蕩器電路延遲仿真的互連寄生電阻 電容校準(zhǔn)結(jié)構(gòu)中的互連寄生電容子結(jié)構(gòu)（即在每個(gè)標(biāo)準(zhǔn)單元輸出端和接地端之間增加同 層插指狀金屬互連電容單元）的示意圖
[0036] 圖11為本發(fā)明一實(shí)施例環(huán)形振蕩器的環(huán)形振蕩器電路延遲仿真的互連寄生電阻 電容校準(zhǔn)結(jié)構(gòu)中的互連寄生電阻子結(jié)構(gòu)（即每個(gè)標(biāo)準(zhǔn)單元輸出端和接地端之間增加插指 狀金屬互連電容單元，其中，插指狀電容兩極位于相鄰兩層金屬層）的示意圖
【具體實(shí)施方式】
[0037] 為使本發(fā)明的內(nèi)容更加清楚易懂，以下結(jié)合說明書附圖，對(duì)本發(fā)明的內(nèi)容作進(jìn)一 步說明。當(dāng)然本發(fā)明并不局限于該具體實(shí)施例，本領(lǐng)域內(nèi)的技術(shù)人員所熟知的一般替換也 涵蓋在本發(fā)明的保護(hù)范圍內(nèi)。在本說明書中及在權(quán)利要求書中，應(yīng)理解當(dāng)一元件被稱為"連 接"到另一元件或與另一元件"相連"時(shí)，其可直接連接，或可存在介入元件。
[0038] 請(qǐng)參閱圖3和圖4,圖3為本發(fā)明一實(shí)施例環(huán)形振蕩器的延遲仿真結(jié)構(gòu)（在環(huán)形振 蕩器的每一