專利名稱：譯碼電路和使用該譯碼電路的顯示裝置的制作方法
技術領域：
本發(fā)明涉及對多比特數(shù)字信號執(zhí)行譯碼并輸出與該多比特數(shù)字信號相對應的電信號(電壓)的譯碼電路，特別涉及用于將多比特數(shù)字信號轉(zhuǎn)換為模擬信號的數(shù)字/模擬轉(zhuǎn)換的譯碼電路，以及使用該譯碼電路的顯示裝置。更具體地說，本發(fā)明涉及在圖像顯示裝置中，產(chǎn)生與輸入像素數(shù)據(jù)相應的像素寫入電壓的、數(shù)字/模擬轉(zhuǎn)換部的譯碼電路結構。
背景技術：
當從多個輸出候補中選擇出一個候補的情況下，一般使用譯碼電路。通過利用n比特的數(shù)字信號，能夠從2的n次冪個輸出對象中選擇出一個候補，與分別針對各輸出候補而輸入選擇信號的結構相比，能夠降低電路占用面積。
譯碼電路的結構依利用該譯碼電路的用途而不同。例如，在象存儲器電路中的陣列譯碼電路等那樣，將多個信號線中的1個向選擇狀態(tài)驅(qū)動的情況下，象NAND型譯碼電路等那樣，使用利用邏輯選通(logic gate)的譯碼電路。根據(jù)n比特數(shù)字信號的比特值的組合，按照邏輯選通的輸出信號而將多條信號線中的1條信號線驅(qū)動為選擇狀態(tài)。
另一方面，在從多個電信號(表示電流或者電壓)中選擇1個電信號并輸出的情況下，使用應用了開關矩陣的ROM型譯碼電路。按照輸入多比特信號而使開關矩陣內(nèi)的開關元件成為選擇性導通的狀態(tài)，從而確定1個電信號的傳輸通路。1個電信號沿著該經(jīng)確定的路徑被傳送到輸出部。開關元件和輸入多比特信號的連接是唯一的且是被固定設置的，另外，開關元件的導通/截止狀態(tài)與對應的輸入信號位的關系也是唯一確定的。
這種ROM型譯碼電路大多被用作查找表，對于具體的一種用途，有將輸入多比特信號(由多個比特構成的數(shù)字信號)轉(zhuǎn)換為模擬信號(電壓)的數(shù)字/模擬轉(zhuǎn)換電路。準備與輸入多比特信號可表現(xiàn)的電平分別對應的基準電壓。譯碼操作時，選擇與輸入的多比特信號的值相對應的基準電壓。輸入多比特信號的表現(xiàn)值是離散值，另外，基準電壓電平也是離散的。這種數(shù)字/模擬轉(zhuǎn)換電路，例如用于在液晶顯示裝置中產(chǎn)生像素的寫入電壓的驅(qū)動裝置內(nèi)。與輸入像素數(shù)據(jù)相對應地選擇基準電壓，并向液晶元件等顯示元件的像素電極寫入該所選基準電壓。顯示元件為液晶元件的情況下，像素的亮度由于是按照像素電極間的電壓來設定的，因此，在液晶元件中，能夠表現(xiàn)白和黑之間的中間值，從而可以進行灰度等級顯示。通過分別按照紅(R)、綠(G)和藍(B)來設置該液晶元件，從而實現(xiàn)彩色圖像的灰度等級顯示。
圖像數(shù)據(jù)是n比特的情況下，可以有2的n次冪個灰度等級顯示。因此，作為基準電壓電平，需要有2的n次冪個電平。舉個例子，在n＝6的情況下，2的6次冪是64，因此，紅(R)、綠(G)和藍(B)分別可以有64個灰度等級顯示，從而實現(xiàn)26萬種顏色的多色顯示。另外，在n＝8的情況下，紅(R)、綠(G)和藍(B)分別可有256(2的8次冪)個灰度等級顯示，從而可實現(xiàn)1977萬種顏色的多色顯示。
現(xiàn)在，我們考慮每一色的數(shù)字/模擬轉(zhuǎn)換電路。在利用ROM型譯碼電路來實現(xiàn)數(shù)字/模擬轉(zhuǎn)換電路的情況下，在利用開關矩陣的結構中，單純地對應于各基準電壓電平分別接受各輸入信號位的開關晶體管被串聯(lián)連接。這種情況下，需要n×(2^n)個開關元件，從而增大了譯碼電路的布局面積。這里，符號“^”表示冪。因此，在同一芯片上形成了與顯示面板一體的驅(qū)動電路的情況下，芯片面積變大，從而成為對顯示裝置的小型化的大障礙。
在特開2000-242209號公報(文獻1)、特開2000-066642號公報(文獻2)以及特開2003-029687號公報(文獻3)中，分別揭示了試圖減小該數(shù)字/模擬轉(zhuǎn)換電路的布局面積的結構。
在文獻1中所示的結構中，分別與基準電壓相對應，設置了灰度等級選擇單元。灰度等級選擇單元分別由根據(jù)輸入像素數(shù)據(jù)的比特組合而選擇導通的多個開關元件的串聯(lián)體構成，它們被耦合到公共輸出線(列線)上。開關元件由P溝道MOS晶體管(絕緣柵型場效應晶體管)或N溝道MOS晶體管構成。MOS晶體管由TFT(薄膜晶體管)形成，不需要用于分離P溝道MOS晶體管和N溝道MOS晶體管的阱(well)區(qū)，從而減小電路的布局面積。單純地，通過利用開關元件的串聯(lián)體來構成灰度等級選擇單元，與利用選擇開關、鎖存電路以及譯碼電路來構成1個灰度等級選擇單元的情況相比，降低了元件數(shù)，從而實現(xiàn)了降低電路布局面積。
在文獻2所示的結構中，將輸入像素數(shù)據(jù)比特分為高位數(shù)據(jù)比特和低位數(shù)據(jù)比特。作為基準電壓線，設置了與高位比特組可表現(xiàn)的灰度等級數(shù)目相對應的基準電壓線。與低位比特組表現(xiàn)的值相對應地設置了基準電壓選擇定時，另外，各基準電壓線上的電壓的電壓電平被調(diào)整，以便該電壓電平每次上升1個量子步幅(quantum step)。根據(jù)按該低位比特組的譯碼結果而生成的選擇定時信號，激活高位比特組譯碼電路，選擇由選擇定時信號確定的基準電壓，并將其傳送到輸出線上(連接像素元件的列線)。利用高位比特組來選擇出發(fā)基準電壓，按照與低位比特組的值相對應的定時，來移動基準電壓電平并激活高位比特組譯碼電路，通過利用高位比特譯碼器來選擇對應的移動后的基準電壓，從而實現(xiàn)降低構成灰度等級選擇單元的開關元件數(shù)。在該高位比特組譯碼電路的灰度等級選擇單元中，開關元件由P溝道MOS晶體管或N溝道MOS晶體管構成。
在文獻3所示的結構中，將輸入像素數(shù)據(jù)分為高位比特組和低位比特組，利用高位比特組來選擇基準電壓線。使用低位比特組，來調(diào)整高位比特譯碼電路的選擇信號的激活期間。另一方面，各基準電壓線的電壓電平從出發(fā)基準電壓開始，每規(guī)定時間被更新1個量子步幅。寫入到像素數(shù)據(jù)線(列線)的電壓電平最終被驅(qū)動到與輸入像素數(shù)據(jù)相對應的電壓電平。在灰度等級選擇單元中，P溝道或者是N溝道MOS晶體管僅僅被串聯(lián)連接。各灰度等級選擇單元的輸出被共同連接到輸出線。因此，在該文獻3中，也通過配置應答像素數(shù)據(jù)比特的高位比特的開關晶體管和應答由低位數(shù)據(jù)比特組的譯碼器所引起的選擇信號的開關晶體管的串聯(lián)體，不需要鎖存電路等，降低元件數(shù)，從而實現(xiàn)降低數(shù)字/模擬轉(zhuǎn)換電路的占有面積。
在文獻1到3所示的結構中，作為傳輸基準電壓的模擬開關，使用了單極性的MOS晶體管(P溝道晶體管或N溝道晶體管)。因此，為了抑制該閾值電壓的影響、正確地傳輸基準電壓，與利用CMOS結構的模擬開關的情況相比，信號振幅有必要增大。因此，產(chǎn)生了以下問題生成與這些輸入像素數(shù)據(jù)相對應的控制信號(選擇信號)的電路的電流消耗增大。另外，為了使用MOS晶體管來得到充足的驅(qū)動能力，需要增大開關元件的溝道寬度，從而降低了由于元件數(shù)目降低而導致的布局面積降低的效果。
另外，在文獻1所示的結構中，各灰度等級選擇單元的輸出級的晶體管共同連接至輸出線。對于各基準電壓線配置了灰度等級選擇單元，根據(jù)像素數(shù)據(jù)比特，最終級(與輸出線最近的晶體管)變?yōu)閷顟B(tài)。因此，灰度等級選擇單元的半數(shù)的最終級MOS晶體管成為導通狀態(tài)，在輸出信號線上，連接了大量的MOS晶體管的導通電容，從而使其寄生電容增大。
另外，在文獻2所示的結構中，按照高位比特可表現(xiàn)的灰度等級數(shù)目來準備基準電壓線，根據(jù)基于低位比特的譯碼結果所確定的定時來選擇1個基準電壓線，另外，使基準電壓電平順序上升。因此，在基準電壓的變化定時與作為低位比特譯碼結果的選擇定時信號的定時相偏離的情況下，產(chǎn)生了不能傳送足夠正確的電平的基準電壓的問題。另外，各基準電流分別按1量子步幅，發(fā)生與低位比特對應的灰度等級數(shù)那么多的變化，從而，基準電壓發(fā)生部的結構變復雜。另外，在灰度等級選擇單元中，設置了對譯碼結果進行鎖存的鎖存電路，以及按照鎖存電路的輸出信號來選擇基準電壓線以連接到輸出線上的選擇開關，從而產(chǎn)生了灰度等級選擇單元的元件數(shù)目變大、電路的布局面積變大這類問題。
在文獻3所示的結構中，在灰度等級選擇單元中，同樣，P溝道或N溝道MOS晶體管用作開關元件，與文獻1相同，開關元件的導通/非導通控制用的信號的振幅需要變大，因此增大了功耗。另外，還存在以下情況利用低位比特生成的選擇信號被共同提供給連接至輸出線的晶體管，使這些灰度等級選擇單元的開關元件變?yōu)楣餐瑢ǖ臓顟B(tài)。這樣就存在輸出線的寄生電容變大的期間，從而產(chǎn)生了以下問題不能高速地執(zhí)行與該輸出線的輸入像素數(shù)據(jù)相對應的灰度等級電平的更新。另外，作為開關元件，使用了MOS晶體管，由于該驅(qū)動器變大，同樣，布局面積也增大。
在應用了這些文獻1到3所示的譯碼電路的顯示裝置中，為了高精細化而大幅提升像素數(shù)，使數(shù)字/模擬轉(zhuǎn)換電路的布局面積特別是芯片面積不能減小。因此，既便利用例如是TFT(薄膜型晶體管)來實現(xiàn)多數(shù)MOS晶體管，但由于增大了像素的開關晶體管數(shù)目，芯片為了沿著窄方向布局數(shù)字/模擬轉(zhuǎn)換電路，而對1列配置的開關晶體管執(zhí)行2列配置等布局，從而必需要增加垂直方向的尺寸，這就產(chǎn)生了以下問題使布局的自由度非常受限，難以實現(xiàn)有效的電路設計。
對這種灰度等級選擇用的開關元件，使用P溝道MOS晶體管或N溝道MOS晶體管，在其控制信號的振幅變大的情況下，耐壓特性惡化，元件壽命受到惡劣影響。作為其對策，在單純將CMOS型模擬開關用作開關元件的情況下，還會進一步使眾多負載電容(導通電容)對輸出線成為寄生，從而產(chǎn)生不能高度地執(zhí)行譯碼操作的問題。另外，由于使用的開關元件的總署多，因此，難以以小面積來執(zhí)行有效的布局，另外，還會產(chǎn)生制造時的成品率低這類問題。
這種譯碼電路的結構不僅僅受限于應用在根據(jù)輸入數(shù)字數(shù)據(jù)來生成模擬電壓的數(shù)字/模擬轉(zhuǎn)換電路的結構內(nèi)，例如，既便在利用譯碼電路來確定某個信號的傳輸通路的開關矩陣該電路等結構內(nèi)，也會產(chǎn)生同樣的問題。

發(fā)明內(nèi)容
本發(fā)明的目的在于，提供一種高可靠性的譯碼電路，它能夠以小占有面積來高速地執(zhí)行譯碼操作，產(chǎn)生與輸入信號相對應的輸出信號。
本發(fā)明的其他目的是提供一種高可靠性的數(shù)字/模擬轉(zhuǎn)換用譯碼電路以及包含該譯碼電路的圖像顯示裝置，所述數(shù)字/模擬轉(zhuǎn)換用譯碼電路能夠以很少的元件數(shù)高速地執(zhí)行輸入數(shù)據(jù)的譯碼操作，生成模擬信號。
用于解決問題的手段有關本發(fā)明的譯碼電路包含第1比特組譯碼電路，與具有多個比特的多比特數(shù)字數(shù)據(jù)的第1比特組對應設置，對第1比特組執(zhí)行譯碼；以及，第2比特組譯碼電路，與由該多比特數(shù)字信號中的多個比特組成的第2比特組對應設置、且對第2比特組執(zhí)行譯碼，選擇第1比特組譯碼電路的輸出信號，并輸出表示譯碼結果的信號。多比特數(shù)字數(shù)據(jù)被分割為至少一個具有多個比特的多個比特組。這多個比特組包含該第1比特組。
第1比特組譯碼電路包含第一子譯碼電路，它是與多個分別包含多個輸出候補信號的組對應配置的。第1子譯碼電路共同接受第1比特組的比特，并在對應的輸出候補的組中選擇1個輸出候補。
第2比特組譯碼電路具有多個第2子譯碼電路，它是對應于第1子譯碼電路而設置的、且共同接受第2比特組，選擇第1子譯碼電路的輸出電信號，之后，輸出到輸出線上。各第2子譯碼電路包含分別對應第2比特組的比特而設置的、且應答對應的比特而選擇性地導通的開關元件的串聯(lián)體。各串聯(lián)體被共同連接到輸出線，向該輸出線輸出表示譯碼結果的電信號。
針對多個第1子譯碼電路的每一個，配置了利用1個串聯(lián)信號傳輸通路形成的第1子譯碼電路。因此，能夠降低連接在輸出線上的開關元件的數(shù)目，能夠降低輸出線的寄生電容，能夠高速地生成譯碼結果信號。另外，針對多個第1子譯碼電路的每一個，僅配置了1個串聯(lián)信號傳輸通路，能夠降低譯碼電路的構成要素的數(shù)目，能夠降低布局面積。
由于降低了開關元件的數(shù)目，因此，能夠減輕生成開關元件驅(qū)動用控制信號的緩沖器電路的驅(qū)動負載，能夠降低緩沖器電路的驅(qū)動力，能夠減輕緩沖器電路的功耗以及占有面積。
另外，還由于降低了輸出信號線的寄生電容，因此，能夠降低驅(qū)動傳導到輸出信號線上的電信號的緩沖器電路的驅(qū)動力，能夠降低該緩沖器電路的功耗。由于能夠降低緩沖器電路的構成要素的晶體管的驅(qū)動力，因此，能夠降低晶體管的大小(溝道寬度)，據(jù)此，能夠?qū)崿F(xiàn)低功耗以及小布局面積。
在顯示裝置中，降低了數(shù)字/模擬轉(zhuǎn)換電路的占有面積，因此，降低了顯示裝置整體的占有面積。
通過參照附圖所作的用于理解本發(fā)明的以下的詳細說明，將會使本發(fā)明的上述以及其他目的、特征、方面以及優(yōu)點更加清楚。


圖1示意性地圖示了根據(jù)本發(fā)明實施方式1的譯碼電路的結構。
圖2具體圖示了圖1所示的譯碼電路的1個第1子譯碼電路以及第2子譯碼電路的結構。
圖3A圖示了圖2所示的正極性開關的電氣等效電路，圖3B圖示了圖2所示的負極性開關的電氣等效電路。
圖4示意性地圖示了圖3所示的MOS晶體管的剖面結構的一個例子。
圖5圖示了本發(fā)明實施方式1的譯碼電路的具體例子。
圖6一覽圖示了圖5所示的譯碼電路的各開關變?yōu)閷顟B(tài)時的控制節(jié)點邏輯電平，以及選擇灰度等級8時的開關元件的導通/斷開狀態(tài)。
圖7圖示了根據(jù)本發(fā)明實施方式2的譯碼電路的結構。
圖8一覽圖示了圖7所示的譯碼電路的各開關元件變?yōu)閷顟B(tài)時的控制節(jié)點的邏輯電平，以及選擇灰度等級8時的各開關元件的導通/斷開狀態(tài)。
圖9示意性地圖示了根據(jù)本發(fā)明實施方式3的顯示裝置的腰部的結構。
圖10圖示了圖9所示的基準電壓發(fā)生電路的結構的一個例子。
圖11圖示了圖9所示的產(chǎn)生選擇控制信號和切換控制信號的部分的結構的一個例子。
圖12是表示圖9所示的顯示裝置的譯碼操作的時序圖。
具體實施例方式圖1示意性地圖示了根據(jù)本發(fā)明實施方式1的譯碼電路的結構。在圖1中，譯碼電路包含第1譯碼電路1，該電路根據(jù)多比特數(shù)據(jù)DIN的低位比特組LBG，從選擇候補組SIG0-SIGk中針對各候補組選擇1個候補；以及，第2譯碼電路2，該電路根據(jù)多比特譯碼DIN的高位比特組UBG，從第1譯碼電路1的輸出中選擇1個輸出，生成輸出信號SO。
多比特數(shù)據(jù)DIN其低位比特組LBG是N比特，高位比特組UBG包含M比特。選擇候補組SIG0-SIGk分別包含2^N比特的電信號。電信號是邏輯信號、電壓或電流中的任何一種。這些選擇候補組SIG0-SIGk按照高位比特組UBG的比特數(shù)M而被分割為組，滿足k+1＝2^M的關系。
第1譯碼電路1包含第1子譯碼電路FSD0-FSDk，它們分別對應這些選擇候補組SIG0-SIGk而被設置，分別共同接受低位比特組LBG的N比特，并從對應的選擇候補組中選擇1個候補電信號。
第2譯碼電路2包含第2子譯碼電路SSD0-SSDk，它們分別對應這些第1子譯碼電路FSD0-FSDk而設置，分別共同接受高位比特組UBG的M比特，并選擇對應的第1子譯碼電路FSD0-FSDk的輸出電信號。第2子譯碼電路SSD0-SSDk分別由1個開關元件的串聯(lián)體構成，這些輸出部被共同耦合到輸出信號線4。
在第1子譯碼電路FSD0-FSDk的每一個中，選擇1個電信號。第2子譯碼電路SSD0-SSDk的1個變?yōu)閷顟B(tài)，將對應的第1子譯碼電路的輸出信號傳送到輸出信號線4。
選擇候補的合計數(shù)合計為2^N(k+1)。另一方面，連接到輸出信號線4上的第2子譯碼電路SSD0-SSDk的數(shù)字是(k+1)。這些第2子譯碼電路SSD0-SSDk，與針對選擇候補的每一個而設置的情況下的數(shù)目(2^N)×(k+1)相比，能夠大幅降低第2子譯碼電路的數(shù)目，能夠大幅降低輸出信號線4的寄生電容。
圖2具體圖示了圖1所示的譯碼電路的第1子譯碼電路FSDi以及對應的第2子譯碼電路SSDi的結構。
在圖2中，與第1子譯碼電路FSDi對應的選擇候補組SIGi包含輸入電信號SI<0>、......、SI<j>。其中，滿足(j+1)＝2^N的關系。
第1子譯碼電路FSDi包含針對輸入電信號SI<0>-SI<j>中的每一個而設置的選擇單元UNT0-UNTj。這些選擇單元UNT0-UNTj分別包含開關元件的串聯(lián)體。對這些串聯(lián)體的各開關元件，分別提供低位比特組LBG的比特LB<0>-LB<N-1>。在選擇單元UNT0-UNTj的每一個中，作為開關元件，選擇性地配置了對應的比特為H電平時導通的開關元件(正極性開關)SWH，以及對應的比特為L電平時導通的開關元件(負極性開關)SWL。在圖2中，作為一個例子，選擇單元UNT0由對應的比特為L電平時導通的負極性開關SWL的串聯(lián)體構成，選擇單元UNT(j-1)包含比特LB<0>為L電平時導通的負極性開關SWL，以及比特LB<1>......LB<N-1>為H電平時導通的正極性開關SWH的串聯(lián)體。選擇單元UNTj包含比特LB<0>-LB<N-1>分別為H電平時導通的正極性開關SWH的串聯(lián)體。
這些選擇單元UNT0-UNTj共同經(jīng)過圖中的縱向配線而耦合到下一級的第2子譯碼電路SSDi。
這些選擇單元UNT0-UNTj中的正極性開關SWH和負極性開關SWL的配置是唯一確定的，以便根據(jù)低位比特組LBG的比特LB<0>-LB<N-1>，擇一地使1個選擇單元變?yōu)閷顟B(tài)。利用這些選擇單元UNT0-UNTj執(zhí)行第1譯碼操作根據(jù)低位比特組LBG，從對應的選擇候補組SIGi中選擇1個電信號。
第2子譯碼電路SSDi包含分別于各柵極接受高位比特組UBG的比特UB<0>-UB<M-1>的開關元件的串聯(lián)體。在圖2中，第2子譯碼電路SSDi，作為該串聯(lián)體的開關元件，例示了包含比特UB<0>為H電平時導通的正極性開關SWH、比特UB<1>為L電平時導通的負極性開關SWL、以及比特UB<M-1>為H電平時導通的正極性開關SWH的情況。
第2子譯碼電路SSDi中，對應于該第2子譯碼電路SSDi的配置位置，而確定了正極性開關SWH和負極性開關SWL的排列。圖1所示的第2子譯碼電路SSD0-SSDk中的1個，根據(jù)高位比特組UBG的比特UB<0>-UB<M-1>而被確定，以便擇一地成為導通狀態(tài)。利用第2子譯碼電路SSDi來執(zhí)行第2譯碼操作，用于選擇第1子譯碼電路FSDi的輸出。
M、N既可以彼此相等，也可以不等，根據(jù)實現(xiàn)的譯碼電路的結構或者是選擇候補的數(shù)目來適當?shù)卦O置該值。另外，也可以不將數(shù)據(jù)比特分割為高位比特組和低位別組2個組，而進一步構成多級譯碼電路。也可以是，最終級的子譯碼電路分別由1個開關串聯(lián)體構成，在多個最終級子譯碼電路中，擇一地使1個最終級譯碼電路成為導通狀態(tài)。
圖3A和3B圖示了圖2所示的正極性開關SWH和負極性開關SWL的結構的一個例子。正極性開關SWH和負極性開關SWL如圖3A和3B所示，由CMOS(互補MOS)模擬開關(傳輸門)構成。即，如圖3A所示，正極性開關SWH包含連接在節(jié)點NDI和NDO之間且于其柵極上接受位D的N溝道MOS晶體管NTa，以及連接在節(jié)點NDI和NDO之間且在其柵極上接受互補的位/D的P溝道MOS晶體管PTa。位D和/D是互補信號。位D為“1”(H電平)時，位/D為“0”(L電平)。因此，正極性開關SWH在位D為“1”時，MOS晶體管NTa和PTa全都變?yōu)閷顟B(tài)，從而使節(jié)點NDI和NDO電耦合。位D在為“0”時，MOS晶體管NTa和PTa同時變?yōu)榻刂範顟B(tài)，從而使節(jié)點NDI和NDO電分離。
負極性開關SWL如圖3B所示，包含連接在節(jié)點NDI和NDO之間且在其柵極上接受互補位/D的N溝道MOS晶體管NTb、以及連接在節(jié)點NDI和NDO之間且在其柵極上接受位D的P溝道MOS晶體管PTb。在位D為L電平(“0”)時，MOS晶體管NTb和PTb同時變?yōu)閷顟B(tài)，從而使節(jié)點NDI和NDO電連接。另一方面，在位D為H電平(“1”)時，MOS晶體管NTb和PTb同時變?yōu)榻刂範顟B(tài)，從而使節(jié)點NDI和NDO電分離。
因此，如該圖3A和3B所示，既便利用CMOS模擬開關，連接到輸出線號線4上的導通狀態(tài)的MOS晶體管的數(shù)目為(k+1)，與針對每個選擇候補分別設置串聯(lián)信號傳輸路徑的情況下的(2^N)×(k+1)相比，能夠大幅降低導通狀態(tài)的開關元件的數(shù)目，能夠大幅降低輸出信號線的寄生電容。
另外，開關元件的數(shù)目能夠降低，在布局上產(chǎn)生了裕量，能夠加大構成各開關元件SWH和SWL的MOS晶體管的尺寸，能夠降低信號傳輸通路的阻抗。
另外，利用CMOS模擬開關，在傳播電信號時，由于將互補信號用作導通控制信號，因此，沒有必要考慮MOS晶體管的閾值電壓損失，沒有必要擴大導通控制信號的信號振幅。例如，在選擇候補為電壓時，能夠利用在這些選擇候補電壓的最大電壓和最小電壓間進行變化的信號，從而降低了生成導通控制信號(數(shù)據(jù)比特)的電路的電流消耗，另外，能夠縮短調(diào)節(jié)導通控制信號(數(shù)據(jù)比特)之前所需要的時間，能夠在較早的時刻開始譯碼操作。
圖4簡要地圖示了構成開關元件的MOS晶體管的剖面結構的一個例子。在圖4中，作為一個例子，MOS晶體管(PTa、PTb、NTa、NTb)是利用底柵(bottom gate)型低溫多晶硅TFT(薄膜晶體管)來實現(xiàn)的。該薄膜晶體管包含形成在絕緣性基板上的柵極電極10、以覆蓋柵極電極10的形式形成的柵極絕緣膜12、以及形成于柵極絕緣膜12上的多晶硅層14。
柵極絕緣膜12具有例如是由氮化硅膜(SiN)形成的第1柵極絕緣膜12a、以及例如是由二氧化硅(SiO2)膜形成的第2絕緣膜12b的多層膜結構。
多晶硅層14包含互相分離形成的第1導電型高濃度摻雜區(qū)15b和15c、分別與每個高濃度摻雜區(qū)15b和15c鄰接而形成的第1導電型的低摻雜濃度區(qū)15d和15e、以及形成于這些低濃度摻雜區(qū)15d和15e之間的第2導電型的本體區(qū)15a。在本體區(qū)15a內(nèi)，按照施加在柵極電極10上的電壓而形成溝道，晶體管變?yōu)閷顟B(tài)。
柵極電極10形成與使低濃度摻雜區(qū)15d和15e與本體區(qū)15a重合。以覆蓋全部本體區(qū)15a、低摻雜濃度區(qū)15d及15e、且覆蓋一部分高摻雜濃度區(qū)15b和15c的方式，來形成層間絕緣膜16。該層間絕緣膜16例如用二氧化硅膜來形成。高濃度摻雜區(qū)15b和15c分別連接到由低阻抗導電層形成的電極18a和18b上。低濃度摻雜區(qū)15d和15e形成所謂的LDD結構(低摻雜擴散結構)，以緩和源極/漏極端部的電場。
在這種TFT(薄膜晶體管)的情況下，底層是由玻璃基板或環(huán)氧基板等絕緣材料形成，多晶硅層14與基板分離，形成于中間層上，與形成于半導體基板區(qū)域內(nèi)的塊材型MOS晶體管相比，能夠降低基板電容(接合電容)等寄生電容。由于使多晶硅層14的膜厚變薄，能夠降低TFT的高度。通過利用多晶硅TFT，例如在圖像顯示裝置中，能夠利用與像素內(nèi)的像素選擇晶體管相同的制造工序來制造譯碼電路。
但是，在該薄膜晶體管中，以與本體區(qū)15a、低濃度摻雜區(qū)15d和14e重疊的方式來形成電極層18a和18b，因此，作為在本體區(qū)15a內(nèi)形成溝道時的寄生電容，形成了平行平板型電容，與以接合電容為導通電容的主要成分的塊材型MOS晶體管的情況相比，寄生電容變大。
因此，在根據(jù)本發(fā)明的譯碼電路中，連接到輸出信號線上的開關元件的數(shù)目減少，即便將薄膜晶體管(TFT)用作構成要素，也能夠降低附著在輸出信號線上的寄生電容。
作為該薄膜晶體管(TFT)，即便在使用了柵極電極形成于本體區(qū)15a的上部的頂柵(top-gate)型低溫多晶硅TFT的情況下，柵極電極和源極/漏極電極層的重疊部分的電容變大，據(jù)此，導通電容變大。
作為該薄膜晶體管(TFT)的構造，并不限于圖4所示的結構，也可以使用其他結構的TFT。
圖5圖示了根據(jù)本發(fā)明實施方式1的譯碼電路的具體結構。在圖5中，作為一個例子，顯示了根據(jù)4比特數(shù)據(jù)D3-D0，來選擇基準電壓V0-V15中的1個的譯碼電路。位D3是最高位(MSB)，位D0是最低位(LSB)?；咫妷篤0-V15用于在圖像顯示裝置中執(zhí)行灰度等級顯示，能夠執(zhí)行16灰度等級顯示。位D3-D0的值與分給基準電壓V15-V0的數(shù)字相對應。例如，位D3-D0若是(1，0，0，0)，則指定基準電壓V8。
基準電壓V0-V15被分割為4個組(V0，V1，V2，V3)、(V4，V5，V6，V7)、(V8，V9，V10，V11)以及(V12，V13，V14和V15)。分別與這些基準電壓的組相對應，設置了第1子譯碼電路FSD0-FSD3。對第1子譯碼電路FSD0-FSD3，共同提供了低2比特D0和D1。在這些第1子譯碼電路FSD0-FSD3的每一個中，分別對應4個基準電壓的每一個設置了選擇單元。選擇單元的排布在第1子譯碼電路FSD0-FSD3中是一樣的，在圖5中，在第1子譯碼電路FSD0中，針對各選擇單元的構成要素的開關元件提供參考標記。
在第1子譯碼電路FSD0中，針對基準電壓V0設置的選擇單元UNT0包含在控制節(jié)點接受最低位D0的負極性開關SWL、以及在控制節(jié)點接受位D1的負極性開關SWL的串聯(lián)體。
針對基準電壓V1設置的選擇單元UNT1包含在控制節(jié)點接受位D0的正極性開關SWH、以及在控制節(jié)點接受位D1的負極性開關SWL的串聯(lián)體。
針對基準電壓V2設置的選擇單元UNT2包含在控制節(jié)點上接受位D0的負極性開關SWL、以及在控制節(jié)點接受位D1的正極性開關SWH的串聯(lián)體。
針對基準電壓V3設置的選擇單元UNT3包含分別響應位D0和D1而選擇性地導通的正極性開關SWH的串聯(lián)體。
在其他第1子譯碼電路FSD1-FSD3的每一個中，也針對4個對應的基準電壓的每一個設置了選擇單元UNT0-UNT3。
第1子譯碼電路FSD0-FSD3是根據(jù)位D0和D1執(zhí)行4對1選擇的譯碼電路。根據(jù)位D0和D1，在第1子譯碼電路FSD0-FSD3的每一個中，相同位置的選擇單元變?yōu)閷顟B(tài)，并行地選擇1個基準電壓。
這些選擇單元UNT0-UNT3共同經(jīng)由縱向配線(配置在圖的縱向方向的配線)而耦合到下一級的對應的第2子譯碼電路SSDi。
分別對應第1子譯碼電路FSD0-FSD3的每一個設置了第2子譯碼電路SSD0-SSD3。在這些第1子譯碼電路FSD0-FSD3的每一個中，對應的選擇單元UNT0-UNT3經(jīng)由對應的縱向配線共同耦合到對應的下一級的第2子譯碼電路SSD0-SSD3。
第2子譯碼電路SSD0包含分別在控制節(jié)點接受位D2和D3的負極性開關SWL的串聯(lián)體，導通時，選擇第1子譯碼電路FSD0的輸出電壓，并將其傳送到輸出信號線4。
第2子譯碼電路SSD1包含根據(jù)位D2而選擇性地導通的正極性開關SWH與根據(jù)位D3而選擇性地導通的負極性開關SWL的串聯(lián)體。第2子譯碼電路SSD2包含根據(jù)位D2而選擇性地導通的負極性開關SWL與根據(jù)位D3而選擇性地導通的正極性開關SWH的串聯(lián)體。第2子譯碼電路SSD3包含分別根據(jù)位D2和D3而選擇性地導通的正極性開關SWH的串聯(lián)體。
因此，第2子譯碼電路SSD0-SSD3具有分別與第1子譯碼電路中的選擇單元UNT0-UNT3相同的開關的連接通路。根據(jù)高位D2和D3，第2子譯碼電路SSD0-SSD3中的1個變?yōu)閷顟B(tài)，由對應的第1子譯碼電路選擇的基準電壓被傳送到輸出信號線4上。
在該圖5所示的譯碼電路的結構中，與分別相對于基準電壓V0-V15串聯(lián)連接4個開關元件來執(zhí)行譯碼操作的情況相比，能夠大幅降低第2譯碼電路的結構要素數(shù)(開關元件數(shù))，能夠降低輸出信號線4的寄生電容。
開關SWL和SWH與先前的圖3A和圖3B所示的開關元件的結構相同，即便使用CMOS模擬開關也可以降低元件數(shù)，能夠降低附著在輸出信號線4上的寄生電容(導通電容)。
圖6一覽圖示了圖5所示的譯碼電路的各開關元件變?yōu)閷顟B(tài)的對應位的邏輯電平，以及選擇基準電壓V8時的開關元件的導通/截止狀態(tài)。譯碼電路用于圖像顯示裝置的灰度等級顯示中的基準電壓選擇。16級灰度等級顯示中的灰度等級0-灰度等級15分別與基準電壓V0-V15相對應。開關元件SW0-SW3與各選擇單元中串聯(lián)連接的開關元件相對應，開關元件SW0-SW3分別是正極性開關SWH或負極性開關SWL，分別在控制節(jié)點接受數(shù)據(jù)位D0-D3。位D0是最低位LSB，位D3是最高位MSB。
在圖6中，各欄內(nèi)向下的箭頭表示共同連接圖5所示的譯碼電路中的第1子譯碼電路FSD0-FSD3的各自輸出的縱向配線。
對應各開關SW0-SW3，按每個灰度等級所示的H或L標記在各灰度等級中表示開關元件為導通狀態(tài)的數(shù)據(jù)位的邏輯電平。
選擇灰度等級8的情況下，數(shù)據(jù)位D<3:0>是(1，0，0，0)。因此，在灰度等級8中，開關元件SW0-SW3變?yōu)閷顟B(tài)。此時，在灰度等級12中，開關元件SW3也變?yōu)閷顟B(tài)。在灰度等級9中，開關元件SW1變?yōu)閷顟B(tài)，但開關元件SW0是截止狀態(tài)，基準電壓V9的傳輸路徑為阻斷狀態(tài)。
對于從灰度等級7到灰度等級0，開關元件SW3變?yōu)榻刂範顟B(tài)，這些子譯碼電路的開關元件的導通狀態(tài)對輸出信號線4沒有影響。
就開關元件SW2而言，在灰度等級8和灰度等級0中，開關元件SW2變?yōu)閷顟B(tài)。但是，在這種情況下，在灰度等級0中，對應的開關元件SW3變?yōu)榻刂範顟B(tài)，開關元件SW2的寄生電容不用作針對輸出信號線4的導通電容。
因此，在選擇灰度等級8的情況下，若設開關SWH或SWL的導通電容為Con，若除去灰度等級8的開關元件SW3和灰度等級9的開關元件SW1，則附著于輸出信號線4的寄生電容僅僅是灰度等級12的開關元件SW3的導通電容，該多余的寄生電容Cpar用下式表示。
Cpar＝Con因此，能夠大幅降低附著于輸出信號線上的寄生電容，能夠大幅降低被選擇基準電壓的傳輸路徑中的RC時間常數(shù)，能夠高速地將與根據(jù)譯碼操作所選擇的灰度等級相對應的基準電壓傳送到輸出信號線4。
在該譯碼電路中，在對高為比特組執(zhí)行譯碼的第2譯碼電路中，開關元件的數(shù)目被大幅降低，數(shù)據(jù)位D3和D2傳輸線的負在容量得以減輕，從而能夠降低功耗，另外，能夠高速地將這些數(shù)據(jù)位D3和D2設定為調(diào)整狀態(tài)。
在該第2譯碼電路2(第2子譯碼電路SSD0-SSD3)中，開關SWH和SWL分別由各CMOS模擬開關構成，數(shù)據(jù)位D3和D2的傳輸線與第2子譯碼電路SSD0-SSD3的內(nèi)部信號傳輸路徑的交叉部，在各第2子譯碼電路SSD0-SSD3中僅有一個，能夠降低交叉部，能夠降低傳輸數(shù)據(jù)位D3和D2的信號線與傳輸選擇基準電壓的通路中的耦合電容，能夠降低這些信號/電壓傳播線間的串擾噪聲，從而能夠正確地傳輸基準電壓。
使用低位比特組來選擇輸入基準電壓，按照高位比特組來選擇第1子譯碼電路的輸出電信號。在通過使第1子譯碼電路和第2子譯碼電路的每一個中的數(shù)據(jù)位的比特值、與對應的選擇單元的導通狀態(tài)相對應，該電壓電平從基準電壓V0到V15單調(diào)上升的情況下，沒有基準電壓傳輸線的交叉部，從而能夠降低這些基準電壓線交叉部中的耦合電容噪聲，從而能夠穩(wěn)定地傳輸基準電壓電位。據(jù)此，在利用基準電壓來決定像素的顯示灰度等級的模擬電路中，傳送正確的基準電壓，從而可在像素顯示裝置中執(zhí)行正確的灰度等級顯示，穩(wěn)定地實現(xiàn)多灰度等級顯示。
該譯碼電路分割為第1和第2譯碼電路。從譯碼電路的輸入部到輸出部的分割數(shù)增加的情況下，針對共同耦合各子譯碼電路的輸出的子輸出信號線(縱向配線)，在平面布局上，與配置在與該子輸出信號線交叉的方向上的信號線的交叉增多，從而使串擾噪聲增大。共同耦合該子譯碼電路的輸出的信號線的數(shù)目增大，從而增大了配線布局面積。因此，從該輸入部到輸出部的譯碼電路的分割數(shù)目是考慮了時間常數(shù)的改變效果、配線占有面積以及由于配線交叉所引起的串擾噪聲等來確定的。
即，從該譯碼電路的輸入部到輸出部的分割級數(shù)并不限定為2，也可以多于2。傳輸最終譯碼級的多個子譯碼電路各自的電信號的通路也可以由1個開關串聯(lián)體構成。
應當總體考慮譯碼電路的分割級數(shù)(從輸入部到輸出部的級數(shù))、各子譯碼級中的選擇對象信號線的數(shù)目、開關元件的布局間距、開關元件的阻抗/電容分量，將各子譯碼級的子譯碼電路的數(shù)目、以及子譯碼級數(shù)設置為最優(yōu)值。
如上所述，根據(jù)本發(fā)明實施方式1，將選擇對象(候補)分割為多個組，對應于選擇候補組，設置了按照低位比特數(shù)據(jù)來執(zhí)行譯碼操作的第1子譯碼電路，在連接到輸出信號線上的最終子譯碼級中，配置了每一個都由1個信號傳輸通路(開關元件列)構成的子譯碼電路，并共同耦合到輸出信號線，能夠降低附著于輸出信號線上的寄生電容，能夠以小布局面積來實現(xiàn)高速且穩(wěn)定地執(zhí)行譯碼操作的譯碼電路。
特別是，在利用低溫多晶硅TFT來構成開關元件的情況下，能夠減輕這種TFT的大導通電容的影響，是有效果的。
圖7圖示了根據(jù)本發(fā)明實施方式2的譯碼電路的結構。在該圖7所示的譯碼電路中，使用了4比特數(shù)據(jù)D3-D0來選擇16個基準電壓V0-V15中的1個。該譯碼電路也可以用作實現(xiàn)16個灰度等級顯示的圖像顯示裝置的數(shù)字/模擬轉(zhuǎn)換部的譯碼電路。最高位MSB是位D3，最低位LSB是位D0。根據(jù)高位D3和D2，執(zhí)行最初的譯碼操作，接下來，根據(jù)低位比特組來執(zhí)行最終的譯碼操作。
為了利用數(shù)據(jù)位D3-D0來表現(xiàn)基準電壓V0-V15的編號，而將作為選擇候補的基準電壓V0-V15分割為由V(4n)、V(4n+1)、V(4n+2)以及V(4n+3)組成的基準電壓組。這里，n是從0到3的整數(shù)。第1子譯碼電路FSD0是針對基準電壓V(4n:n＝0-3)的組設置的，第1子譯碼電路FSD1是針對基準電壓V(4n+1:n＝0-3)的組設置的。第1子譯碼電路FSD2是針對基準電壓V(4n+2:n＝0-3)的組設置的，第1子譯碼器電路FSD3是針對基準電壓V(4n+3:n＝0-3)的組設置的。
由于根據(jù)高位比特D3和D2來執(zhí)行基準電壓的選擇，因此，在這些第1子譯碼電路FSD0-FSD3中，分別針對對應的4個基準電壓而設置了相應的選擇單元UNT0-UNT3，但是，在各選擇單元中，開關元件的配置與圖5所示的譯碼電路的開關元件的配置不同。在圖7中，在這些第1子譯碼電路FSD0-FSD3中，由于選擇單元的開關元件的配置相同，因此，僅僅對針對第1子譯碼電路FSD0的選擇單元UNT0-UNT3的開關元件的配置附予參考標記。
選擇單元UNT0包含分別在控制節(jié)點上接受位D3和D2的負極性開關SWL的串聯(lián)體。選擇單元UNT1包含在控制節(jié)點上接受位D3的負極性開關SWL與在控制節(jié)點上接受位D2的正極性開關SWH的串聯(lián)體。選擇單元UNT2包含在控制節(jié)點上接受位D3的正極性開關SWH和在控制節(jié)點上接受位D2的負極性開關SWL的串聯(lián)體。選擇單元UNT3包含分別在控制節(jié)點上接受位D3和D2的正極性開關SWH的串聯(lián)體。
分別對應第1子譯碼電路FSD0-FSD3，設置了共同接受低位比特D1和D0的第2子譯碼電路SSD0-SSD3。這些第2子譯碼電路SSD0-SSD3分別由開關元件的串聯(lián)體構成。第2子譯碼電路SSD0包含分別在控制節(jié)點接受位D1和D0的負極性開關SWL的串聯(lián)體。第2子譯碼電路SSD1包含在控制節(jié)點上接受位D1的負極性開關SWL與在控制節(jié)點上接受位DL的正極性開關SWH的串聯(lián)體。第2子譯碼電路SSD2包含在控制節(jié)點上接受位D1的正極性開關SWH與在控制節(jié)點上接受位D0的負極性開關SWL的串聯(lián)體。第2子譯碼電路SSD3包含在控制節(jié)點上分別接受位D1和D0的正極性開關SWH的串聯(lián)體。
正極性開關SWH和負極性開關SWL的結構與圖3A和圖3B所示的相同，并都由CMOS模擬開關(傳輸門)構成。
在圖7所示的譯碼電路中，在第1子譯碼電路FSD0-FSD3的每一個中，根據(jù)高位比特D3和D2來選擇1個基準電壓。即，在這些第1子譯碼電路FSD0-FSD3中執(zhí)行4對1選擇，作為整體執(zhí)行16對4的選擇。
在第2子譯碼電路SSD0-SSD3中，根據(jù)低位比特D1和D0來選擇1個第1子譯碼電路的輸出。利用第2子譯碼電路SSD0-SSD3來執(zhí)行4對1的選擇操作。子譯碼電路SSD0-SSD3的最終級的開關元件共同耦合到輸出信號線4。
圖8一覽性地圖示了圖7所示的譯碼電路的各開關元件SWL-SW3導通時的對應信號的邏輯電平。在圖8中，還一并顯示了選擇基準電壓V8而執(zhí)行灰度等級8的顯示的情況下，各開關元件的導通/截止狀態(tài)。
在選擇灰度等級8時，位D<3:0>為(1，0，0，0)。對于與灰度等級8對應的基準電V8而言，其電信號傳輸路徑的開關元件全都成為導通狀態(tài)，并將其傳送到輸出信號線。對于其他各基準電壓，至少1個開關元件處于截止狀態(tài)。如圖8所示，在連接到輸出信號線的第2子譯碼電路中成為導通狀態(tài)的開關元件是灰度等級2的開關元件SW3?；叶鹊燃?中的開關元件SW2在選擇灰度等級8時為截止狀態(tài)。因此，在輸出信號線上，耦合了該灰度等級2的開關元件SW3的導通狀態(tài)的寄生電容(導通電容)。在針對灰度等級1的開關列中，開關元件SW2變?yōu)閷顟B(tài)，但是，這種情況下，針對灰度等級1的開關元件SW3變?yōu)榻刂範顟B(tài)，從而與輸出信號線分離，開關元件SW2的導通電容不對輸出信號線產(chǎn)生影響。
在該圖7所示的譯碼電路中，最終子譯碼級的子譯碼電路的每一個由1列開關元件列構成，分別共同連接到輸出信號線上。該最終級的開關列中僅有1個開關列導通，從而在輸出信號線上僅僅連接了其他1個開關元件列的最終級開關元件的導通電容。因此，即便在這種情況下，作為輸出信號線的寄生電容，與實施方式1的情況相同，僅僅多余連接了2個開關元件的導通電容Con，充分降低了寄生電容，從而能夠高速地執(zhí)行譯碼操作，將與譯碼結果相對應的基準電壓傳送到輸出信號線4。
即便在實施方式2的譯碼電路中，與實施方式1的譯碼電路相同，也能夠?qū)崿F(xiàn)布局面積的降低、功耗的降低以及由于信號線交叉所引起的串擾噪聲的降低。
如上所述，根據(jù)本發(fā)明實施方式2，將多比特數(shù)據(jù)分割為高位比特組和低位比特組，根據(jù)高位比特組來執(zhí)行輸入選擇對象信號的初級譯碼操作，在最終輸出級中，構成為根據(jù)低位比特組使分別由1列開關列構成的子譯碼電路擇一地變?yōu)閷顟B(tài)，從而能夠減輕附加在輸出信號線上的寄生電容，能夠以小布局面積實現(xiàn)高速的譯碼操作。
在該實施方式2中，譯碼電路也可以不是選擇圖像顯示裝置的灰度等級電壓的數(shù)字/模擬轉(zhuǎn)換電路，而用作例如選擇普通信號的查找表。
根據(jù)應用用途來適當?shù)卮_定從譯碼電路的輸入級到最終級的分割數(shù)和各子譯碼級的子譯碼電路數(shù)。
圖9簡要地圖示了根據(jù)本發(fā)明實施方式3的顯示裝置的結構。圖9中，顯示裝置包含像素PX按行列狀配置的像素陣列(顯示面板)20。在該像素陣列20中，對應于像素PX的各行配置了選通線(gate line)G0-Gm，對應于像素PX的各列配置了數(shù)據(jù)線DL。在圖9中，代表性地表示了連接到像素陣列20的選通線G0的像素PX。數(shù)據(jù)線DL以k條為單位而被分組。這是由于，如后所述，為了對各數(shù)據(jù)線的每一組執(zhí)行譯碼操作(數(shù)字/模擬轉(zhuǎn)換操作)。
在每1個水平掃描期間，由垂直驅(qū)動電路21將選通線G0-Gm順序驅(qū)動為選擇狀態(tài)。向垂直驅(qū)動電路21提供垂直操作開始指示信號VST和垂直移動時鐘信號VCK。利用垂直移動時鐘信號VCK來決定選通線G0維持在選擇狀態(tài)的期間。
顯示裝置還具有水平移動寄存器22，具有與各個數(shù)據(jù)線DL對應的輸出部，根據(jù)水平掃描開始指示信號HST和水平移動時鐘信號HCK來執(zhí)行移動操作，并順序?qū)⒃撦敵霾框?qū)動為選擇狀態(tài)；第1鎖存電路23，根據(jù)水平移動寄存器22的輸出信號，對多比特像素數(shù)據(jù)PD執(zhí)行順序取入鎖存；以及，第2鎖存電路24，根據(jù)傳送指示信號TX，對由第1鎖存電路23鎖存的像素數(shù)據(jù)執(zhí)行鎖存。第1鎖存電路23和第2鎖存電路24分別包含對應各個數(shù)據(jù)線DL設置的鎖存器，并分別對對應于各數(shù)據(jù)線的像素數(shù)據(jù)PD執(zhí)行鎖存。第2鎖存電路24也可設置電平移動功能，用于調(diào)整用來執(zhí)行數(shù)字/模擬轉(zhuǎn)換的譯碼部中的信號振幅。該電平移動是為了補償像素數(shù)據(jù)PD的信號振幅和內(nèi)部像素的寫入電壓振幅之差而執(zhí)行的。
顯示裝置進一步包含分頻選擇單元25，根據(jù)選擇控制信號TMUX，來順序選擇第2鎖存電路24的輸出；數(shù)字/模擬轉(zhuǎn)換單元26，將由該分頻選擇單元25所選的數(shù)據(jù)轉(zhuǎn)換為模擬數(shù)據(jù)；分頻切換單元27，根據(jù)切換控制信號TDMUX，對數(shù)字/模擬轉(zhuǎn)換單元26的輸出信號順序切換其傳輸路徑；以及，數(shù)據(jù)線選擇驅(qū)動單元28，對來自分頻切換單元27的電信號(電壓)執(zhí)行緩沖，根據(jù)選擇信號SEL順序選擇數(shù)據(jù)線，并根據(jù)緩沖器電壓來執(zhí)行驅(qū)動。
分頻選擇單元25包含對應于第2鎖存電路24的k個輸出的每一個而設置的選擇電路25a-25h。選擇電路25a-25h并行地執(zhí)行操作，分別根據(jù)控制信號TMUX來順序選擇第2鎖存電路24的k個對應輸出。選擇控制信號TMUX通過對水平移動時鐘信號HCK執(zhí)行分頻而被生成。選擇電路25a-25h具有與移動寄存器相同的結構，用于順序地按照選擇控制信號TMUX，將該k個輸入連接到1個輸出上，執(zhí)行k:1的多路復用操作。
數(shù)字/模擬轉(zhuǎn)換單元26包含分別對應于選擇電路25a-25h而設置的譯碼器26a-26h。對這些譯碼器26a-26h共同提供了來自基準電壓發(fā)生電路30的基準電壓V0-Vn(利用(n+1)個級別來執(zhí)行灰度等級顯示的情況)。譯碼電路26a-26h具有與先前的實施方式1所示的譯碼電路同樣的結構，根據(jù)從對應的選擇電路25a-25h提供的像素數(shù)據(jù)(電平轉(zhuǎn)換后的像素數(shù)據(jù))來選擇基準電壓，從而實現(xiàn)數(shù)字像素數(shù)據(jù)的數(shù)字/模擬轉(zhuǎn)換。
分頻切換單元27包含分別針對譯碼器26a-26h而設置的切換電路27a-27h。切換電路27a-27h中的每一個由1輸入k輸出的多路信號分離器構成，根據(jù)切換控制信號TDMUX，將提供給其輸入的模擬電壓順序傳送給其輸出。
數(shù)據(jù)線選擇驅(qū)動單元28包含針對各數(shù)據(jù)切換電路27a-27h而設置的數(shù)據(jù)線選擇驅(qū)動電路28a-28h。這些數(shù)據(jù)線選擇驅(qū)動電路28a-28h中的每一個包含模擬放大器及數(shù)據(jù)線選擇門電路。該數(shù)據(jù)線選擇門電路按照選擇信號SEL而被順序(在點連續(xù)驅(qū)動的情況下)或被同時(在線連續(xù)驅(qū)動的情況下)驅(qū)動為選擇狀態(tài)，利用內(nèi)部的模擬放大器(電壓跟隨器)對從切換電路27a-27h提供的電壓執(zhí)行緩沖，之后，將其傳送到數(shù)據(jù)線DL。
數(shù)據(jù)線選擇電路28a-28h內(nèi)所包含的模擬放大器例如由接受被傳送到基準輸入的基準電壓，并將該輸出反饋到正輸入的運算放大器(op放大器電壓跟隨器)構成，利用該大的驅(qū)動力，高速地向數(shù)據(jù)線傳送寫入電壓(與所選基準電壓對應的模擬電壓)。
切換電路27a-27h分別由模擬開關構成，用于將從譯碼器26a-26h提供的基準電壓(模擬電壓)傳送到對應的數(shù)據(jù)線選擇驅(qū)動電路28a-28h的模擬放大器。
在圖9所示的結構中，由于譯碼器26a-26h并列地執(zhí)行操作，因此，要求譯碼器26a-26h分別在1個水平掃描期間內(nèi)執(zhí)行k次譯碼操作。因此，在1個水平掃描期間(1H)中僅執(zhí)行k次譯碼操作，從而能夠充分確保譯碼(數(shù)字/模擬轉(zhuǎn)換)的時間，即便在高精細圖像顯示裝置內(nèi)也能夠可靠地執(zhí)行譯碼操作。
譯碼器26a-26h由與先前的實施方式1相同的譯碼電路構成，構成要素數(shù)變少，能夠充分確保布局面積地來配置譯碼器26a-26h。
圖10圖示了圖9所示的基準電壓發(fā)生電路30的結構的一個例子。在圖10中，基準電壓發(fā)生電路30包含串聯(lián)連接在高端電源節(jié)點VH和低端電源界限VL間的電阻元件R0-R(n+1)。從電阻元件間的節(jié)點輸出基準電壓V0、V1、......、Vn。在該基準電壓發(fā)生電路30中，在電阻元件R0-R(n+1)的電阻值全都相同的情況下，利用同一個步驟，將高端電源節(jié)點的電壓VH和低端節(jié)點VL的電壓進行電阻分割后的電壓作為基準電壓。
代替圖10所示的基準電壓發(fā)生電路30的結構，也可以使用非線性地改變基準電壓步驟的基準電壓發(fā)生電路或者是基準電壓步驟可變更的可變基準電壓發(fā)生電路的結構。
圖11示意性地圖示了圖9所示的發(fā)生選擇控制信號TMUX和切換控制信號TDMUX的部分的結構。在圖11中，選擇控制信號TMUX和切換控制信號TDMUX利用按規(guī)定周期執(zhí)行分頻的分頻電路32來生成水平移動時鐘信號HCK。該分頻電路32也可以響應指定圖9所示的第2鎖存電路24的像素數(shù)據(jù)的傳輸操作的傳送指示信號TX的激活，生成分頻信號。代替這種方法，在各選擇電路25a-25h中，也可以使用響應傳送控制信號TX的激活，將其選擇位置復位為初始位置的結構。這種情況下，沒有必要特別針對分頻電路32提供傳輸指示信號TX作為觸發(fā)信號。
圖12是表示圖9所示的顯示裝置的操作的時序圖。在圖12中，僅僅將對水平移動時鐘信號HCK進行2分頻而生成選擇控制信號TMUX和切換控制信號TDMUX的情況下的波形作為一個例子予以顯示(譯碼器26a-26h的數(shù)目為2個的情況)。切換控制信號TDMUX和選擇控制信號TMUX的分頻比根據(jù)譯碼器26a-26h的數(shù)目來決定(譯碼器的數(shù)目＝分頻比)。
若提供了水平操作開始指示信號HST，則順序提供針對下一掃描線的像素數(shù)據(jù)PD。根據(jù)該水平操作開始指示信號HST，對圖9所示的水平移動寄存器22執(zhí)行初始化，并將其選擇位置設定在初始位置。接下來，水平移動寄存器22根據(jù)水平移動時鐘信號HCK，從該初始位置開始執(zhí)行移動操作，順序?qū)⒌?鎖存電路23內(nèi)所包含的鎖存器連接到傳送像素數(shù)據(jù)PD的信號線上。由此，像素數(shù)據(jù)PD(0、......、z)與水平移動時鐘信號HCK相同步地被傳送，由第1鎖存電路23內(nèi)的鎖存器來鎖存。
一旦將1條掃描線的像素數(shù)據(jù)存儲到第1鎖存電路23內(nèi)，傳送指示信號TX就被激活，將像素數(shù)據(jù)PD從第1鎖存電路23傳輸?shù)降?鎖存電路24。
與第1鎖存電路23中的下一個掃描線的像素數(shù)據(jù)的鎖存操作平行地、根據(jù)第2鎖存電路24的鎖存/輸出數(shù)據(jù)，將在先周期中傳送的鎖存像素數(shù)據(jù)轉(zhuǎn)換為模擬電壓。即，選擇電路25a-25h根據(jù)選擇控制信號TMUX，順序選擇第2鎖存電路24的對應輸出，并將其提供給對應的譯碼器26a-26h。譯碼器26a-26h根據(jù)從選擇電路25a-25h提供的像素數(shù)據(jù)，來選擇基準電壓，并將其提供給切換電路27a-27h。切換電路27a-27h根據(jù)切換控制信號TDMUX來切換其輸出路徑，并將生成的模擬電壓(所選的基準電壓)傳送到對應的數(shù)據(jù)線選擇驅(qū)動電路28a-28h。
在數(shù)據(jù)線選擇驅(qū)動電路28a-28h中，利用模擬緩沖器(電壓跟隨器)對分別從對應的切換電路27a-27h傳輸?shù)哪M電壓執(zhí)行緩沖處理并執(zhí)行鎖存。接下來，根據(jù)數(shù)據(jù)線的驅(qū)動方式，按照選擇信號SEL，將1條掃描線的模擬電壓(所選基準電壓)作為像素寫入電壓傳送到對應的數(shù)據(jù)線DL，并將其寫入到連接至選通線的像素內(nèi)。
在1個水平掃描期間1H內(nèi)，譯碼器26a-26h分別僅執(zhí)行k次譯碼操作。如圖9所示，譯碼器26a-26h對應k條數(shù)據(jù)線DL而配置。在這種情況下，也降低了譯碼器26a-26h的構成要素的開關數(shù)，從而能夠?qū)⑵渚哂杏嗔康嘏渲迷谠擄@示裝置驅(qū)動電路部內(nèi)。
譯碼器26a-26h既便在由與像素內(nèi)的晶體管同樣的低溫多晶硅TFT構成的情況下，各譯碼器26a-26h的輸出信號線的負載變小，也能夠高速地執(zhí)行譯碼操作。由于開關元件的數(shù)目變少，布局面積變小，從而能夠?qū)趉條數(shù)據(jù)線的間距、具有余量地配置譯碼器26a-26h。
在上述說明中，譯碼器26a-26h相對k條數(shù)字線DL被配置1個。但是，譯碼器26a-26h也可以對應于各個數(shù)據(jù)線DL而被配置。
如上所述，根據(jù)本發(fā)明實施方式3，針對規(guī)定數(shù)目的數(shù)據(jù)線設置1個用于生成執(zhí)行顯示裝置的灰度等級顯示的模擬電壓的譯碼器，與使用1個譯碼器來執(zhí)行對1條掃描線的各像素數(shù)據(jù)的譯碼操作的情況相比，能夠降低操作頻率(譯碼操作次數(shù))，能夠確保充分長的譯碼時間。譯碼器分別分為像素數(shù)據(jù)的高位比特和低位比特組來執(zhí)行譯碼操作，其占有面積變小，從而能夠執(zhí)行小占有面積的像素驅(qū)動電路，能夠以小占有面積來實現(xiàn)驅(qū)動電路一體型顯示裝置。
像素PX既可以是液晶元件，也可以是有機EL(電致發(fā)光)等電場發(fā)光元件。只要是按照模擬電壓來設置亮度的的像素，就能夠應用本發(fā)明的譯碼器。
有關本發(fā)明的譯碼電路能夠在通常的從多個選擇候補中選擇1個的譯碼器電路中使用。也能夠應用于在顯示裝置中發(fā)生灰度等級顯示用的模擬電壓的基準電壓選擇型像素驅(qū)動電路等數(shù)字/模擬轉(zhuǎn)換的電路部分內(nèi)。能夠應用于便攜式設備用途等中的小占有面積的驅(qū)動電路一體型顯示裝置。
盡管詳細地說明了本發(fā)明，但我們應當清楚地了解這僅僅是用于例示，并不是限定，發(fā)明的精神和范圍僅由后附的請求范圍來限定。
權利要求
1.一種譯碼電路，對具有多個比特的多比特數(shù)字數(shù)據(jù)執(zhí)行譯碼并輸出表示譯碼結果的電信號，其中所述譯碼電路具有第1比特組譯碼電路，該第1比特組譯碼電路與所述多比特數(shù)字數(shù)據(jù)的第1比特組對應配置、并對所述第1比特組執(zhí)行譯碼；所述多比特數(shù)字數(shù)據(jù)被分成多個比特組，其中至少1個比特組具有多個比特；所述多個比特組包含所述第1比特組；所述第1比特組譯碼電路具有分別對應于各自包含多個輸出候補的多個組而配置的多個第1子譯碼電路；各個所述第1子譯碼電路共同接受所述第1比特組的比特，并從對應的輸出候補組中選擇1個輸出候補；所述譯碼電路具有第2比特組譯碼電路，該第2比特組譯碼電路對應于所述多比特數(shù)字信號的第2比特組而配置、對所述第2比特組執(zhí)行譯碼、選擇所述第1比特組譯碼電路的輸出并輸出表示所述譯碼結果的電信號；所述第2比特組譯碼電路具有多個第2子譯碼電路，該多個第2子譯碼電路與所述各第1子譯碼電路對應配置、且共同接受所述第2比特組、選擇對應的第1子譯碼電路的輸出并將其輸出到輸出線；各個所述第2子譯碼電路具有與所述第2比特組的比特對應設置并響應對應的比特而選擇性地導通的開關元件串聯(lián)體；各個所述開關元件串聯(lián)體共同耦合到所述輸出線，并向所述輸出線輸出表示所述譯碼結果的電信號。
2.如權利要求1所述的譯碼電路，其中所述第1比特組具有M比特的數(shù)據(jù)比特，各個所述輸出候補組具有2的M次冪個輸出候補，所述M為大于或等于1的整數(shù)，且所述第2比特組具有N比特的數(shù)據(jù)比特，所述第1子譯碼電路的設置個數(shù)為2的N次冪，所述N為大于或等于1的整數(shù)，并且所述第2子譯碼電路與各個所述第1子譯碼電路對應配置。
3.如權利要求1所述的譯碼電路，其中所述輸出候補組是各自的電平被固定但電壓電平彼此不同的多個基準電壓組，基準電壓的電平隨所述每個組而不同，選擇與所述多比特數(shù)字數(shù)據(jù)所表現(xiàn)的值相對應的電平的1個基準電壓，并將其傳送到所述輸出線。
4.如權利要求1所述的譯碼電路，其中所述第1比特組是所述多比特數(shù)據(jù)的低位比特組，所述第2比特組是所述多比特數(shù)據(jù)的高位比特組。
5.如權利要求4所述的譯碼電路，其中所述輸出候補按從大到小的順序順次排列，并將其按規(guī)定數(shù)目分成所述組，所述第2子譯碼電路與所述第1子譯碼電路對應配置，以便按照所述高位組中所有比特所表現(xiàn)的值從大到小的順序與所述輸出候補組相對應。
6.如權利要求1所述的譯碼電路，其中各個所述開關元件由互補型MOS模擬開關構成。
7.一種顯示裝置，具有至少1個數(shù)字/模擬轉(zhuǎn)換電路，用于將多比特數(shù)字數(shù)據(jù)所表現(xiàn)的顯示像素數(shù)據(jù)轉(zhuǎn)換為模擬電壓；所述數(shù)字/模擬轉(zhuǎn)換電路(i)具有第1比特組譯碼電路，該第1比特組譯碼電路與所述多比特數(shù)字數(shù)據(jù)中具有多個比特的第1比特組對應配置、并用于對所述第1比特組執(zhí)行譯碼；所述第1比特組譯碼電路具有多個第1子譯碼電路，該多個第1子譯碼電路分別對應于各自包含多個輸出候補的多個組而配置；各個所述第1子譯碼電路共同接受所述第1比特組并從對應的輸出候補組中選擇1個輸出候補；并且(ii)具有第2比特組譯碼電路，該第2比特組譯碼電路與所述多比特數(shù)字信號中具有多個比特的第2比特組對應配置、對所述第2比特組執(zhí)行譯碼、選擇所述第1比特組譯碼電路的輸出并輸出表示所述譯碼結果的電信號；所述第2比特組譯碼電路具有多個第2子譯碼電路，該多個第2子譯碼電路與各個所述第1子譯碼電路對應配置、且共同接受所述第2比特組、選擇對應的第1子譯碼電路的輸出并將其輸出到輸出線；各個所述第2子譯碼電路具有分別響應所述第2比特組的比特而選擇性地導通的多個開關元件的串聯(lián)體；各個所述串聯(lián)體共同耦合到輸出線，并向所述輸出線輸出表示所述譯碼結果的模擬電壓信號；多條數(shù)據(jù)線，在每條數(shù)據(jù)線上耦合多個顯示像素；以及根據(jù)所述數(shù)字/模擬轉(zhuǎn)換電路輸出的模擬電壓來驅(qū)動所述數(shù)據(jù)線的數(shù)據(jù)線驅(qū)動電路。
8.如權利要求7所述的顯示裝置，還具有切換電路，用于順序選擇所述數(shù)字/模擬轉(zhuǎn)換電路的輸出電壓信號，并將其傳送到所述數(shù)據(jù)線驅(qū)動電路。
9.如權利要求7所述的顯示裝置，其中所述數(shù)字/模擬轉(zhuǎn)換電路針對每個由所述多條數(shù)據(jù)線中的規(guī)定數(shù)目的數(shù)據(jù)線組成的組而配置。
10.如權利要求9所述的顯示裝置，其中所述數(shù)據(jù)線驅(qū)動電路針對每個由所述規(guī)定數(shù)目的數(shù)據(jù)線組成的組而配置，所述顯示裝置還具有切換電路，用于順序選擇所述數(shù)字/模擬轉(zhuǎn)換電路的輸出電壓信號，并將其傳送到對應組的數(shù)據(jù)線驅(qū)動電路。
全文摘要
本發(fā)明提供一種譯碼電路和使用該譯碼電路的顯示裝置，其中將多比特輸入數(shù)據(jù)(DIN)至少分為第1比特組(LBG)和第2比特組(UBG)，根據(jù)第1比特組，分別利用第1子譯碼電路(SSD0－SSDk)，從選擇對象信號/電壓組(SIG0－SIGk)中各選擇1個選擇對象信號/電壓。接下來，根據(jù)第2比特組(UBG)，從第1子譯碼電路所選擇出的信號/電壓中選擇1個信號/電壓，并將其傳送到輸出信號線(4)。第2子譯碼電路分別由1列開關列形成，只有1個開關列成為導通狀態(tài)，并向輸出信號線傳送最終所選的信號/電壓。由此，實現(xiàn)了能夠以小占有面積來穩(wěn)定高速地執(zhí)行譯碼操作的譯碼電路。
文檔編號G02F1/133GK1855185SQ200610075109
公開日2006年11月1日 申請日期2006年4月18日 優(yōu)先權日2005年4月19日
發(fā)明者橋戶隆一, 村井博之 申請人:三菱電機株式會社