專利名稱：自動(dòng)設(shè)計(jì)裝置和方法及所制中間掩模組和半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及自動(dòng)設(shè)計(jì)裝置，尤其涉及采用斜布線的自動(dòng)設(shè)計(jì)裝置、自動(dòng)設(shè)計(jì)方法以及可用其制造的中間掩模組(reticle set)、半導(dǎo)體集成電路。
背景技術(shù)：
隨著半導(dǎo)體集成電路微細(xì)化的進(jìn)展，在硅襯底上按設(shè)計(jì)加工半導(dǎo)體器件越來越難。因此，想各種辦法用于按設(shè)計(jì)加工，同時(shí)還從提高成品率和可靠性的角度采取各種措施。
制作使用0.2μm以下的微細(xì)圖案布線的集成電路器件的掩模時(shí)，廣泛應(yīng)用圖案疏密帶來的鄰光效應(yīng)校正(OPC)。對(duì)處在圖案稀疏區(qū)的“孤立布線圖案”擴(kuò)大中間掩模的布線圖案寬度，從而防止工序過程中孤立布線圖案細(xì)等弊病。對(duì)使不同的布線層連接的孤立通路而言，也存在孤立布線圖案變細(xì)的弊病。尤其是采用0.14μm以下線寬規(guī)則的設(shè)計(jì)中，提出在OPC時(shí)將孤立通路置換成預(yù)先優(yōu)化的通路圖案等各種方法(參考例如專利文獻(xiàn)1和2)。
半導(dǎo)體集成電路的布線連接方法中，從某布線層連接到另一布線層時(shí)，以往只能用一個(gè)通路。然而，近年來，即使布線效率可能欠佳，也采取措施，在對(duì)半導(dǎo)體集成電路的集成度影響小的部位配置多個(gè)通路，從而提高布線可靠性。
為了按設(shè)計(jì)加工半導(dǎo)體集成電路，以提高可靠性，有在布線設(shè)計(jì)后的設(shè)計(jì)圖案上添加虛設(shè)圖案的方法。該方法通過在設(shè)計(jì)圖案上產(chǎn)生虛設(shè)圖案，使圖案的疏密分布一定，幫助半導(dǎo)體集成電路制造，在金屬構(gòu)成的布線層中作為“金屬填充工序”，一般這是共知的。以往的金屬填充工序中，采取對(duì)設(shè)計(jì)布局上的布線空白區(qū)進(jìn)行圖形邏輯運(yùn)算以產(chǎn)生虛設(shè)圖案的方法或在布線空白區(qū)陣列狀產(chǎn)生四角形圖形的方法。
另一方面，裝載半導(dǎo)體集成電路的基本單元希望提高成為基本的晶體管的驅(qū)動(dòng)能力?！疤岣唑?qū)動(dòng)能力”意指擴(kuò)大晶體管柵極的寬度，因而產(chǎn)生必須加大單元尺寸的要求。以往采取加大柵極寬度方向的單元尺寸以提高驅(qū)動(dòng)能力的方法或加大柵極長度并且在單元內(nèi)部進(jìn)行彎曲柵極或柵極的分支等的方法。
然而，上述方法中，在以下方面作為按設(shè)計(jì)值加工半導(dǎo)體集成電路或謀求提高成品率和可靠性用的措施，不充分。
對(duì)已有圖案上產(chǎn)生的孤立布線進(jìn)行布線寬度和通路形狀放大的OPC處理，其處理數(shù)據(jù)量多，工序處理時(shí)間長。如果采用在布局上置換成預(yù)先優(yōu)化對(duì)其他布線孤立通路的通路圖案的方法，則能縮短處理時(shí)間。然而，沒有充分進(jìn)行對(duì)孤立通路與孤立通路周邊存在的其他通路的關(guān)系的鄰光效應(yīng)的研究，有時(shí)會(huì)產(chǎn)生因曝光后孤立通路圖案縮小而成品率降低。
已有的布線方法在采用多個(gè)通路時(shí)，某一布線層上產(chǎn)生90度直角的彎曲線段。為了盡可能按設(shè)計(jì)值實(shí)現(xiàn)90度角，盡管用OPC或準(zhǔn)備掩模數(shù)據(jù)(MDP)等各種辦法，實(shí)際加工的襯底上還是在90度彎曲的地方產(chǎn)生圓弧，因此用多個(gè)通路連接上下布線層的金屬布線時(shí)，產(chǎn)生金屬布線不到達(dá)通路配置部位的現(xiàn)象(縮短)，導(dǎo)致接觸不良。
對(duì)要設(shè)計(jì)的布局進(jìn)行圖形邏輯運(yùn)算并且在布線空白區(qū)產(chǎn)生虛設(shè)圖案的方法在作為對(duì)象的圖形以長方形為基礎(chǔ)時(shí)有效。然而，由于采用斜布線在設(shè)計(jì)圖案上還有許多斜圖形時(shí)，僅單純圖形運(yùn)算產(chǎn)生工序上成問題的圖形。因此，還必須進(jìn)行修改成問題的圖形的處理，使處理復(fù)雜。將四角形配置成陣列的方法根據(jù)與斜圖形的組合，有時(shí)不能產(chǎn)生希望的虛設(shè)圖案。
采用加大單元在柵極寬度方向的長度以提高驅(qū)動(dòng)能力的方法或加大柵極長度方向的單元長度并且在單元內(nèi)部進(jìn)行彎曲柵極或柵極分支等的方法時(shí)，配置在各單元的布線的集成度降低。
日本國專利公開2002-329783號(hào)公報(bào)[專利文獻(xiàn)1]日本國專利公開2002-328457號(hào)公報(bào)發(fā)明內(nèi)容本發(fā)明的目的為提供抑制成品率降低而且可靠性、布線效率良好又縮短工序處理時(shí)間的自動(dòng)設(shè)計(jì)裝置、自動(dòng)設(shè)計(jì)方法以及可用其制造中間掩模組、半導(dǎo)體集成電路。
為了達(dá)到上述目的，本發(fā)明的第1特征，其要點(diǎn)為一種中間掩模組，具有(a)包含具有帶狀的第1終端區(qū)圖案的第1布線圖案的第1中間掩模、(b)包含投影在第1終端區(qū)圖案的投影像區(qū)的多個(gè)通路圖案的第2中間掩模、以及(c)包含投影在第1終端區(qū)圖案的投影像與通路圖案的投影像重疊的區(qū)并且具有與第1終端區(qū)圖案同方向延伸的帶狀的第2終端區(qū)圖案和連接第2終端區(qū)圖案的端部且對(duì)第2終端區(qū)圖案的延伸方向傾斜延伸的帶狀的第2線部圖案的第2布線圖案的第3中間掩模。
本發(fā)明的第2特征，其要點(diǎn)為一種半導(dǎo)體集成電路，具有(a)包含帶狀的第1終端區(qū)的第1布線、(b)配置在第1布線上的層間絕緣膜、(c)埋入層間絕緣膜并且連接第1終端區(qū)的多個(gè)通路插件、以及(d)在層間絕緣膜上往第1終端區(qū)的延伸方向延伸成與所述第1終端區(qū)重疊并且包含連接多個(gè)通路插件的帶狀的第2終端區(qū)和連接第2終端區(qū)的端部且對(duì)第2終端區(qū)的延伸方向傾斜延伸的帶狀的第2線部的第2布線。
本發(fā)明的第3特征，其要點(diǎn)為一種自動(dòng)設(shè)計(jì)裝置，具有(a)存放電連接單元的多個(gè)布線層以及多個(gè)布線層之間的概略設(shè)定通路的形狀信息以配置單元的庫信息存放部、(b)存放單元和多個(gè)布線層和概略設(shè)定通路的設(shè)計(jì)信息的布局設(shè)計(jì)信息存放部、(c)從庫信息存放部和布局設(shè)計(jì)信息存放部讀出形狀信息和設(shè)計(jì)信息并根據(jù)概略設(shè)定通路的周圍能存在的圖形環(huán)境編制分別優(yōu)化概略設(shè)定通路的尺寸和形狀的最佳通路的列表的最佳通路列表編制手段、(d)存放最佳通路列表的最佳通路列表存放部、(e)從庫信息存放部和布局設(shè)計(jì)信息存放部讀出形狀信息和設(shè)計(jì)信息并且配置單元又在單元上配置多個(gè)布線層和概略設(shè)定通路以自動(dòng)設(shè)計(jì)半導(dǎo)體集成電路布局的布局設(shè)計(jì)手段、以及(f)從布局提取概略設(shè)計(jì)通路并且置換成最佳通路列表存放部存放的最佳通路的最佳通路置換手段。
本發(fā)明的第4特征，其要點(diǎn)為一種自動(dòng)設(shè)計(jì)方法，具有(a)庫信息存放部配置單元，存放電連接于單元的多個(gè)布線層和多個(gè)布線層之間的概略設(shè)定通路的形狀信息的步驟、(b)布局設(shè)計(jì)信息存放部存放單元、多個(gè)布線層和概略設(shè)定通路的設(shè)計(jì)信息的步驟、(c)最佳通路列表編制手段從庫信息存放部和布局設(shè)計(jì)信息存放部讀出形狀信息和設(shè)計(jì)信息并編制根據(jù)概略設(shè)定通路的周圍能存在圖形環(huán)境分別優(yōu)化概略設(shè)定通路的尺寸和形狀的最佳通路的列表的步驟、(d)最佳通路列表存放部存放最佳通路的列表的步驟、(e)布局設(shè)計(jì)手段從庫信息存放部和布局設(shè)計(jì)信息存放部讀出形狀信息和設(shè)計(jì)信息并且配置單元又在單元上配置多個(gè)布線層和概略設(shè)定通路以自動(dòng)設(shè)計(jì)半導(dǎo)體集成電路布局的步驟、以及(f)最佳通路置換手段從布局提取概略設(shè)定通路并置換成最佳通路列表存放的最佳通路的步驟。
根據(jù)本發(fā)明，能提供抑制成品率降低而且可靠性、布線效率良好又能縮短工序處理時(shí)間的自動(dòng)設(shè)計(jì)裝置、自動(dòng)設(shè)計(jì)方法以及可用其制造的中間掩模組、半導(dǎo)體集成電路。


圖1是示出本發(fā)明實(shí)施方式1的自動(dòng)設(shè)計(jì)裝置的組成的框圖。
圖2是示出實(shí)施方式1的自動(dòng)設(shè)計(jì)裝置的最佳通路列表編制方法的說明圖(其1)。
圖3是示出實(shí)施方式1的自動(dòng)設(shè)計(jì)裝置的最佳通路列表編制方法的說明圖(其2)。
圖4是示出實(shí)施方式1的自動(dòng)設(shè)計(jì)裝置提取編制最佳通路列表所需的環(huán)境簡檔(位置關(guān)系c)的方法的說明圖。
圖5是示出實(shí)施方式1的自動(dòng)設(shè)計(jì)裝置提取編制最佳通路列表所需的環(huán)境簡檔(距離r)的方法的說明圖。
圖6是說明一例圖1所示光刻制版模擬執(zhí)行部執(zhí)行的光刻制版模擬方法的說明圖(其1)。
圖7是說明一例圖1所示光刻制版模擬執(zhí)行部執(zhí)行的光刻制版模擬方法的說明圖(其2)。
圖8是說明一例圖1所示光刻制版模擬執(zhí)行部執(zhí)行的光刻制版模擬方法的說明圖(其3)。
圖9是示出一例實(shí)施方式1的最佳通路列表。
圖10(a)是示出實(shí)施方式1的布線設(shè)計(jì)部的組成的框圖。圖10(b)是示出下層(k層)布線設(shè)計(jì)部的組成的框圖。
圖11(a)是示出實(shí)施方式1的通路設(shè)計(jì)部的組成的框圖。圖11(b)是示出上層(k+1層)通路設(shè)計(jì)部的組成的框圖。
圖12示出實(shí)施方式1的自動(dòng)設(shè)計(jì)裝置可設(shè)計(jì)的俯視圖。圖12(a)示出下層(k層)布線設(shè)計(jì)部可設(shè)計(jì)的第1布線的俯視圖。圖12(b)示出通路設(shè)計(jì)部可設(shè)計(jì)的概略設(shè)定通路的俯視圖。圖12(c)示出上層(k+1層)布線設(shè)計(jì)部可設(shè)計(jì)的第2布線的俯視圖。
圖13(a)是在圖12(a)所示第1布線上進(jìn)一步配置擴(kuò)充區(qū)的俯視圖。圖13(b)示出通路設(shè)計(jì)部可設(shè)計(jì)的通路的俯視圖。圖13(c)是示出在圖12(c)所示第2布線上進(jìn)一步設(shè)置擴(kuò)充區(qū)的布線層的俯視圖。
圖14是示出實(shí)施方式1的自動(dòng)設(shè)計(jì)方法的流程圖。
圖15是示出實(shí)施方式1的最佳通路列表編制方法的流程圖。
圖16是示出一例由實(shí)施方式1的自動(dòng)設(shè)計(jì)裝置設(shè)計(jì)并且不進(jìn)行最佳通路置換作業(yè)時(shí)的布局的俯視圖。
圖17是示出根據(jù)圖16所示的布局制成的部分中間掩模組的俯視圖，圖18是示出可根據(jù)圖17所示中間掩模制造的部分半導(dǎo)體集成電路的俯視圖。
圖19是示出一例由實(shí)施方式1的自動(dòng)設(shè)計(jì)裝置設(shè)計(jì)并且進(jìn)行最佳通路置換作業(yè)時(shí)的布局的俯視圖。
圖20是示出根據(jù)圖19所示的布局制成的部分中間掩模組的俯視圖，圖21是示出可根據(jù)圖20所示中間掩模制造的部分半導(dǎo)體集成電路的俯視圖。
圖22是示出可由實(shí)施方式1的自動(dòng)設(shè)計(jì)裝置設(shè)計(jì)CAD數(shù)據(jù)的俯視圖(其1)。
圖23是示出可由實(shí)施方式1的自動(dòng)設(shè)計(jì)裝置設(shè)計(jì)CAD數(shù)據(jù)的俯視圖(其2)。
圖24是示出實(shí)施方式1的自動(dòng)設(shè)計(jì)裝置設(shè)計(jì)的中間掩模組的第1中間掩模(第i層中間掩模)的俯視圖。
圖25是示出實(shí)施方式1的自動(dòng)設(shè)計(jì)裝置設(shè)計(jì)的中間掩模組的第1中間掩模(第i+1層中間掩模)的俯視圖。
圖26是示出實(shí)施方式1的自動(dòng)設(shè)計(jì)裝置設(shè)計(jì)的中間掩模組的第1中間掩模(第i+2層中間掩模)的俯視圖。
圖27是示出可用圖24～圖26所示的中間掩模組制造的部分半導(dǎo)體集成電路的俯視圖。
圖28是示出可用圖24～圖26所示的中間掩模組制造的部分半導(dǎo)體集成電路的剖視圖，是從圖27的I-I的方向看的剖視圖。
圖29是示出本發(fā)明實(shí)施方式2的自動(dòng)設(shè)計(jì)裝置的組成的框圖。
圖30(a)是示出實(shí)施方式2的斜布線設(shè)計(jì)部的組成的框圖。圖30(b)是示出圖30(a)下層(k層)斜布線設(shè)計(jì)部的組成的框圖。
圖31示出實(shí)施方式2的自動(dòng)設(shè)計(jì)裝置可設(shè)計(jì)的俯視圖。圖31(a)示出下層(k層)布線設(shè)計(jì)部可設(shè)計(jì)的第1布線的俯視圖。圖31(b)示出通路設(shè)計(jì)部可設(shè)計(jì)的概略設(shè)定通路的俯視圖。圖31(c)示出上層(k+1層)布線設(shè)計(jì)部可設(shè)計(jì)的第2布線的俯視圖。
圖32(a)是在圖31(a)所示的第1布線上進(jìn)一步配置擴(kuò)充區(qū)的俯視圖。圖32(b)示出通路設(shè)計(jì)部可設(shè)計(jì)的通路的俯視圖。圖32(c)是示出在圖31(c)所示的第2布線上進(jìn)一步設(shè)置擴(kuò)充區(qū)的布線層的俯視圖。
圖33是示出實(shí)施方式2的自動(dòng)設(shè)計(jì)方法的流程圖。
圖34是示出可由實(shí)施方式2的自動(dòng)設(shè)計(jì)裝置設(shè)計(jì)的CAD數(shù)據(jù)的俯視圖(其1)。
圖35是示出可由實(shí)施方式2的自動(dòng)設(shè)計(jì)裝置設(shè)計(jì)的CAD數(shù)據(jù)的俯視圖(其2)。
圖36是示出可由實(shí)施方式2的自動(dòng)設(shè)計(jì)裝置設(shè)計(jì)的CAD數(shù)據(jù)的俯視圖(其3)。
圖37是示出可由實(shí)施方式2的自動(dòng)設(shè)計(jì)裝置設(shè)計(jì)的CAD數(shù)據(jù)的俯視圖(其4)。
圖38是示出可由實(shí)施方式2的自動(dòng)設(shè)計(jì)裝置設(shè)計(jì)的CAD數(shù)據(jù)的俯視圖(其5)。
圖39是示出可由實(shí)施方式2的自動(dòng)設(shè)計(jì)裝置設(shè)計(jì)的CAD數(shù)據(jù)的俯視圖(其6)。
圖40是示出可由實(shí)施方式2的自動(dòng)設(shè)計(jì)裝置設(shè)計(jì)的CAD數(shù)據(jù)的俯視圖(其7)。
圖41是示出可由實(shí)施方式2的自動(dòng)設(shè)計(jì)裝置設(shè)計(jì)的CAD數(shù)據(jù)的俯視圖(其8)。
圖42是示出實(shí)施方式2的自動(dòng)設(shè)計(jì)裝置設(shè)計(jì)的中間掩模組的第1中間掩模(第i層中間掩模)的俯視圖。
圖43是示出實(shí)施方式2的自動(dòng)設(shè)計(jì)裝置設(shè)計(jì)的中間掩模組的第2中間掩模(第i+1層中間掩模)的俯視圖。
圖44是示出實(shí)施方式2的自動(dòng)設(shè)計(jì)裝置設(shè)計(jì)的中間掩模組的第3中間掩模(第i+2層中間掩模)的俯視圖。
圖45是示出可用圖44～圖46所示的中間掩模組制造的部分半導(dǎo)體集成電路的俯視圖。
圖46是示出可用圖44～圖46所示的中間掩模組制造的部分半導(dǎo)體集成電路的剖視圖，是從圖45的II-II的方向看的剖視圖。
圖47是示出實(shí)施方式2的半導(dǎo)體集成電路的制造方法的工序截面圖(其1)。
圖48是示出實(shí)施方式2的半導(dǎo)體集成電路的制造方法的工序截面圖(其2)。
圖49是示出實(shí)施方式2的半導(dǎo)體集成電路的制造方法的工序截面圖(其3)。
圖50是示出實(shí)施方式2的半導(dǎo)體集成電路的制造方法的工序截面圖(其4)。
圖51是示出實(shí)施方式2的半導(dǎo)體集成電路的制造方法的俯視圖，是從圖50的III-III方向看的剖視圖。
圖52是示出實(shí)施方式2的半導(dǎo)體集成電路的制造方法的工序截面圖(其5)。
圖53是示出實(shí)施方式2的半導(dǎo)體集成電路的制造方法的工序截面圖(其6)。
圖54是示出實(shí)施方式2的半導(dǎo)體集成電路的制造方法的俯視圖，是從圖53的IV-IV方向看的剖視圖。
圖55是示出實(shí)施方式2的半導(dǎo)體集成電路的制造方法的工序截面圖(其7)。
圖56是示出實(shí)施方式2的半導(dǎo)體集成電路的制造方法的工序截面圖(其8)。
圖57是示出實(shí)施方式2的半導(dǎo)體集成電路的制造方法的工序截面圖(其9)。
圖58是示出實(shí)施方式2的半導(dǎo)體集成電路的制造方法的俯視圖，是從圖53的V-V方向看的剖視圖。
圖59是示出本發(fā)明實(shí)施方式3的自動(dòng)設(shè)計(jì)裝置的組成的框圖。
圖60(a)是示出實(shí)施方式3的虛設(shè)圖案設(shè)計(jì)部的組成的框圖。圖60(b)是示出圖60(a)的下層(k層)的虛設(shè)圖案設(shè)計(jì)部的組成的框圖。
圖61是示出實(shí)施方式3的虛設(shè)圖案設(shè)計(jì)方法的俯視圖(其1)。
圖62是示出實(shí)施方式3的虛設(shè)圖案設(shè)計(jì)方法的俯視圖(其2)。
圖63是示出實(shí)施方式3的虛設(shè)圖案設(shè)計(jì)方法的俯視圖(其3)。
圖64是示出實(shí)施方式3的虛設(shè)圖案設(shè)計(jì)方法的俯視圖(其4)。
圖65是示出實(shí)施方式3的虛設(shè)圖案設(shè)計(jì)方法的俯視圖(其5)。
圖66是示出實(shí)施方式3的虛設(shè)圖案比較例的俯視圖。
圖67是示出實(shí)施方式3的虛設(shè)圖案另一設(shè)計(jì)方法的俯視圖(其1)。
圖68是示出實(shí)施方式3的虛設(shè)圖案另一設(shè)計(jì)方法的俯視圖(其2)。
圖69是示出實(shí)施方式3的虛設(shè)圖案設(shè)計(jì)方法的俯視圖(其3)。
圖70是示出實(shí)施方式3的虛設(shè)圖案設(shè)計(jì)方法的俯視圖(其4)。
圖71是示出實(shí)施方式3的自動(dòng)設(shè)計(jì)方法的流程圖。
圖72是示出圖71的步驟S217所示虛設(shè)圖案配置方法的流程圖。
圖73是一例實(shí)施方式3的中間掩模的俯視圖。
圖74是一例實(shí)施方式3的半導(dǎo)體集成電路的截面圖。
圖75是示出本發(fā)明實(shí)施方式4的變換例的自動(dòng)設(shè)計(jì)裝置的組成的流程圖。
圖76是示出實(shí)施方式4的自動(dòng)設(shè)計(jì)方法的流程圖。
圖77是示出實(shí)施方式4的自動(dòng)設(shè)計(jì)裝置設(shè)計(jì)的基本單元的俯視78是示出實(shí)施方式4的自動(dòng)設(shè)計(jì)裝置設(shè)計(jì)的主芯片的俯視圖(其1)。
圖79是示出實(shí)施方式4的自動(dòng)設(shè)計(jì)裝置設(shè)計(jì)的主芯片的俯視圖(其2)。
圖80是示出實(shí)施方式4的自動(dòng)設(shè)計(jì)裝置設(shè)計(jì)的主芯片的俯視圖(其3)。
圖81(a)示出實(shí)施方式4的自動(dòng)設(shè)計(jì)裝置設(shè)計(jì)的基本單元的俯視圖，圖81(b)和圖81(c)示出根據(jù)與圖81(a)相同的接線要求設(shè)計(jì)的比較例的俯視圖。
圖82是示出實(shí)施方式4的自動(dòng)設(shè)計(jì)裝置設(shè)計(jì)的基本單元的制造方法的截面圖(其1)。
圖83是示出實(shí)施方式4的自動(dòng)設(shè)計(jì)裝置設(shè)計(jì)的基本單元的制造方法的截面圖(其2)。
圖84是示出實(shí)施方式4的自動(dòng)設(shè)計(jì)裝置設(shè)計(jì)的基本單元的制造方法的截面圖(其3)。
圖85是示出實(shí)施方式4的自動(dòng)設(shè)計(jì)裝置設(shè)計(jì)的基本單元的制造方法的截面圖(其4)。
圖86是示出實(shí)施方式4的自動(dòng)設(shè)計(jì)裝置設(shè)計(jì)的基本單元的制造方法的截面圖(其5)。
圖87是示出實(shí)施方式4的自動(dòng)設(shè)計(jì)裝置設(shè)計(jì)的基本單元的制造方法的截面圖(其6)。
圖88是示出實(shí)施方式4的自動(dòng)設(shè)計(jì)裝置設(shè)計(jì)的基本單元的制造方法的截面圖(其7)。
圖89是示出實(shí)施方式4的自動(dòng)設(shè)計(jì)裝置設(shè)計(jì)的基本單元的制造方法的截面圖(其8)。
圖90是示出實(shí)施方式4的自動(dòng)設(shè)計(jì)裝置設(shè)計(jì)的基本單元的制造方法的截面圖(其9)。
圖91是示出實(shí)施方式4的自動(dòng)設(shè)計(jì)裝置設(shè)計(jì)的基本單元的制造方法的截面圖(其10)。
圖92是示出實(shí)施方式4的自動(dòng)設(shè)計(jì)裝置設(shè)計(jì)的基本單元的制造方法的截面圖(其11)。
圖93是示出實(shí)施方式4的自動(dòng)設(shè)計(jì)裝置設(shè)計(jì)的基本單元的制造方法的截面圖(其12)。
圖94是示出實(shí)施方式4的自動(dòng)設(shè)計(jì)裝置設(shè)計(jì)的基本單元的制造方法的截面圖(其13)。
圖95是示出實(shí)施方式4的自動(dòng)設(shè)計(jì)裝置設(shè)計(jì)的一例半導(dǎo)體集成電路的截面圖。
附圖中，1、1a、1b、1c是CPU，2、2a、2b、2c是主存儲(chǔ)裝置，3是輸入裝置，4是輸出裝置，5是程序存儲(chǔ)裝置，6是數(shù)據(jù)存儲(chǔ)裝置，7是畫面，10是最佳通路列表編制手段，11是通路配置圖案設(shè)計(jì)部，12是光刻制版模擬執(zhí)行部，13是最佳通路列表編制手段，20、20a、20b、20c是布局設(shè)計(jì)手段，21是單元設(shè)計(jì)部，22是布線設(shè)計(jì)部，22a是斜布線設(shè)計(jì)部，23是通路設(shè)計(jì)部，24是虛設(shè)圖案設(shè)計(jì)部，26是單元設(shè)計(jì)部，30是最佳通路置換手段，31是概略設(shè)定通路提取部，32是環(huán)境簡檔提取部，33是最佳通路置換部，40是違反設(shè)計(jì)判定手段，50、50a、50b、50c是庫信息存放部，51是單元形狀信息存放部，52是布線形狀信息存放部，52a是斜布線形狀信息存放部，53是通路形狀信息存放部，54是虛設(shè)圖案形狀信息存放部，55是最佳通路存放部，56是斜單元形狀信息存放部，60、60a、60b、60c是布局設(shè)計(jì)信息存放部，61是單元設(shè)計(jì)信息存放部，62是布線設(shè)計(jì)信息存放部，62a是斜布線設(shè)計(jì)信息存放部，63是通路設(shè)計(jì)信息存放部，64是虛設(shè)圖案設(shè)計(jì)信息存放部，65是斜單元設(shè)計(jì)信息存放部，70是違反設(shè)計(jì)判定信息存放部，80、80a、80b是第1中間掩模，81、81a、81b是第2中間掩模，82、82a、82b是第3中間掩模，83是中間掩模，90是半導(dǎo)體襯底，90a是p阱，90b是n阱，91是半導(dǎo)體元件，92是第1層間絕緣膜，92a是導(dǎo)電薄膜，92c是光刻膠膜，93是第k層間絕緣膜，94是導(dǎo)電膜，95是第k+1層間絕緣膜，95A、95B是通路孔，96、98、104是光刻膠膜，97是第k+2層間絕緣膜，100D、100D1～100D3是概略設(shè)定通路，101D、101D1～101D3是相鄰?fù)罚?02D1～102D3是擴(kuò)充區(qū)，103D1～103D3是最佳通路，110、110D是第1布線，110D1是第1終端區(qū)，110D2是第1線部，110P1是第1終端區(qū)圖案，110P2是第2終端區(qū)圖案，120D1、120D2是概略設(shè)定通路，120D1、120D2……、122D1、124D2是通路，120P1、120P2……、120P1、120P2是通路圖案，125、125D、126、126D是孤立通路，125P是孤立通路圖案，126P是孤立通路圖案，130、130D是第2布線，130D1是第2終端區(qū)，130D2是第2線部，130D3是擴(kuò)充區(qū)，130P1是第2終端區(qū)圖案，130P2是第2線部圖案，140Da1、140Da2、……140Dg6、……是虛設(shè)圖案，140DA、140DB、……140DC、……是虛設(shè)布線，151是氮化硅膜，152、156、157、160、161、162是光刻膠膜，153A、153B、153C是開口部，154A、154B、154C是元件隔離形成槽，155是氧化膜，158是柵極氧化膜，159是多晶硅膜，163是接觸止蝕層，901是I/O(輸入輸出)單元，902a、902b、903b是主芯片，903是宏單元，910是基本單元，910x、910x、910y是基本單元，911是柵極，913是p+型半導(dǎo)體區(qū)913，915是n+型半導(dǎo)體區(qū)915，917、918、919是布線。
具體實(shí)施例方式
下面參照

本發(fā)明實(shí)施方式1～4。以下的附圖記載中，相同或類似的部分帶有相同或類似的符號(hào)。附圖是模式圖，應(yīng)注意厚度與平均尺寸的關(guān)系、各層厚度的比率等與實(shí)際的不同。當(dāng)然附圖之間也包含尺寸關(guān)系和比率相互不同的部分。下文所示的實(shí)施方式1～4示出使本發(fā)明的技術(shù)思想具體化用的裝置和方法的例子，本發(fā)明的技術(shù)思想不將其組成部件的材料、形狀、結(jié)構(gòu)、配置規(guī)定為下文所闡述的。本發(fā)明的技術(shù)思想可在權(quán)利要求書的范圍內(nèi)加以各種變換。
實(shí)施方式1自動(dòng)設(shè)計(jì)裝置如圖1所示，本發(fā)明實(shí)施方式1的自動(dòng)設(shè)計(jì)裝置是一種計(jì)算機(jī)系統(tǒng)，具有受理操作者輸入的數(shù)據(jù)和命令等的輸入裝置3、執(zhí)行布局設(shè)計(jì)等各種運(yùn)算的運(yùn)算處理部(CPU)1、輸出布局結(jié)果等的輸出裝置4、存放半導(dǎo)體集成電路的布局設(shè)計(jì)所需的規(guī)定數(shù)據(jù)等的主存儲(chǔ)裝置2、程序存儲(chǔ)裝置5和數(shù)據(jù)存儲(chǔ)裝置6。將主存儲(chǔ)裝置2、輸入裝置3、輸出裝置4、程序存儲(chǔ)裝置5和數(shù)據(jù)存儲(chǔ)裝置6分別連接CPU1。
CPU1具有最佳通路列表編制手段10、布局設(shè)計(jì)手段20、最佳通路置換手段30和違反設(shè)計(jì)判定手段40?！白罴淹妨斜怼笔侵敢环N文件，執(zhí)行考慮布局設(shè)計(jì)手段20可自動(dòng)設(shè)計(jì)的通路(下文中稱為“概略設(shè)定通路”)和處在概略設(shè)定通路周圍的其它通路(下文稱為“相鄰?fù)贰?等的位置關(guān)系和距離等配置環(huán)境的光刻制版模擬，并按所得結(jié)果對(duì)每一配置環(huán)境將形狀和尺寸得到優(yōu)化的“最佳通路”制成列表。
最佳通路列表編制手段10具有通路配置圖案設(shè)計(jì)部11、光刻制版模擬執(zhí)行部12和最佳通路列表編制部13。通路配置圖案設(shè)計(jì)部11根據(jù)主存儲(chǔ)裝置2存放的通路形狀信息和通路設(shè)計(jì)信息進(jìn)行自動(dòng)配置處理，編制布局設(shè)計(jì)手段20能設(shè)計(jì)的全部概略設(shè)定通路的通路配置圖案實(shí)例。光刻制版模擬執(zhí)行部12根據(jù)通路配置圖案設(shè)計(jì)部11設(shè)計(jì)的概略設(shè)定通路的通路配置圖案實(shí)例進(jìn)行光刻制版模擬。
光刻制版模擬執(zhí)行部12如圖4和圖5所示，提取配置圖案中概略設(shè)定通路100D與處在概略設(shè)定通路100D周圍的相鄰?fù)?01D的位置關(guān)系、即概略設(shè)定通路100D和相鄰?fù)?01D的“位置關(guān)系c和距離r”，作為“環(huán)境簡檔”。如圖4所示，表示位置關(guān)系c的環(huán)境簡檔將概略設(shè)定通路100D周邊的區(qū)域分成8個(gè)區(qū)，可通過用“1”“0”的二進(jìn)制位標(biāo)記分別對(duì)劃分的8個(gè)區(qū)進(jìn)行評(píng)價(jià)，以確定是否存在相鄰?fù)?01D。
例如，圖4中，將概略設(shè)定100D的周圍分成8個(gè)區(qū)域中的1個(gè)的“區(qū)域0”存在相鄰?fù)?01D，因而光刻制版模擬執(zhí)行部12將“區(qū)域0”評(píng)價(jià)為“1”。同樣，“區(qū)域1”存在相鄰?fù)?01D，因而光刻制版模擬執(zhí)行部12將“區(qū)域1”也評(píng)價(jià)為“1”。這樣，光刻制版模擬執(zhí)行部12對(duì)概略設(shè)定通路100D周圍的全部區(qū)域2～7提取環(huán)境簡檔，用8位的二進(jìn)制位標(biāo)記將概略設(shè)定通路100D和相鄰?fù)?01D的位置關(guān)系數(shù)值化。結(jié)果，表示圖4的位置關(guān)系c的環(huán)境簡檔變成“11111111”。
光刻制版模擬執(zhí)行部12提取表示概略設(shè)定通路100D與相鄰?fù)?01D的距離r的環(huán)境簡檔。如圖5所示，可通過提取成為概略設(shè)定通路100D與相鄰?fù)?01D的最短距離的概略設(shè)定通路100D在附圖中的右側(cè)面與相鄰?fù)?01D在附圖中的左側(cè)面之間的距離，評(píng)價(jià)距離r。進(jìn)而，光刻制版模擬執(zhí)行部12如圖6所示，考慮概略設(shè)定通路100D1～100D3與相鄰?fù)?01D1～101D3的位置關(guān)系c(“000000001”)的環(huán)境簡檔和距離r1～r3的環(huán)境簡檔，執(zhí)行圖7所示的OPC處理。結(jié)果，光刻制版模擬執(zhí)行部12確定圖8所示的最佳通路103D1～103D3。
最佳通路列表編制部13根據(jù)距離r1、r2、r3、……，將光刻制版模擬執(zhí)行部12確定的最佳通路103D1～103D3，數(shù)值化為“0、5、20、……”，如圖8所示。最佳通路列表編制部13如圖9所示，將數(shù)值化的最佳通路103D1～103D3的尺寸數(shù)據(jù)在位置關(guān)系c與距離r的關(guān)系上編制列表，從而制成最佳通路列表。
通路設(shè)計(jì)手段20具有單元設(shè)計(jì)部21、布線設(shè)計(jì)部22和通路設(shè)計(jì)部23。單元設(shè)計(jì)部21在自動(dòng)設(shè)計(jì)裝置的存儲(chǔ)器的空間內(nèi)虛擬設(shè)置的半導(dǎo)體集成電路芯片區(qū)上配置I/O單元、基本單元、宏單元等邏輯單元和功能塊。布線設(shè)計(jì)部22例如，如圖10(a)所示，具有布線設(shè)計(jì)信息提取部22A、第1層布線設(shè)計(jì)部22B、第2層布線設(shè)計(jì)部22C、……、下層(k層)布線設(shè)計(jì)部22X、上層(k+1層)布線設(shè)計(jì)部22Y，并且在單元的上層配置多個(gè)布線層。
圖10(a)的布線設(shè)計(jì)信息提取部22A從主存儲(chǔ)裝置2提取布線形狀、布線設(shè)計(jì)信息等必要的信息。下層(k層)布線設(shè)計(jì)部22X例如，如圖12(a)所示，在自動(dòng)設(shè)計(jì)裝置的存儲(chǔ)器空間內(nèi)虛擬設(shè)置的芯片區(qū)上配置往第1方向(圖12(a)中對(duì)圖紙為水平的方向)延伸的第1布線110D的第1終端區(qū)110D1。上層(k+1層)布線設(shè)計(jì)部22Y例如，如圖12(c)所示，在芯片區(qū)上的第1布線110D上配置具有往第1方向延伸成與第1終端區(qū)110D1重疊的第2終端區(qū)130D1和連接第2終端區(qū)130D1的端部并且往與第1方向不同的方向(圖12(c)中對(duì)第1方向垂直的方向)延伸的第2線部130D2的第2布線130。
如圖10(b)所示，下層(k層)布線設(shè)計(jì)部22X還可具有下層(k層)布線設(shè)定部22X1和下層(k層)擴(kuò)充區(qū)設(shè)定部22X2。這時(shí)，如圖13(a)所示，下層(k層)布線設(shè)定部22X1在芯片區(qū)上配置具有第1終端區(qū)110D1的第1布線110D。而且，下層(k層)擴(kuò)充區(qū)設(shè)定部22X2提取第1終端區(qū)110D1的終端部，并且在第1終端區(qū)110D1的終端部配置第1擴(kuò)充區(qū)110D3。
如圖11(a)所示，通路設(shè)計(jì)部23具有通路設(shè)計(jì)信息提取部23A、第1層通路設(shè)計(jì)部23B、第2層通路設(shè)計(jì)部23C、……、下層(k層)通路設(shè)計(jì)部23X、上層(k+1層)通路設(shè)計(jì)部22Y。通路設(shè)計(jì)信息提取部23A從主存儲(chǔ)裝置2讀入概略設(shè)定通路設(shè)計(jì)所需的形狀信息、設(shè)計(jì)信息等。上層(k+1層)通路設(shè)計(jì)部22Y讀入通路設(shè)計(jì)信息提取部23A提取的信息，并配置連接下層(k層)布線和上層(k+1層)布線的通路。
如圖11(b)所示，上層(k+1層)通路設(shè)計(jì)部22Y還具有重疊區(qū)提取部23Y1和通路配置部23Y2。重疊區(qū)提取部23Y1提取下層(k層)布線與上層(k+1層)布線在芯片區(qū)上重疊的區(qū)域。通路配置部23Y2在重疊區(qū)提取部23Y1提取的下層(k層)布線與上層(k+1層)布線重疊區(qū)，即圖12(a)～(c)中第1終端區(qū)110D1與第2終端區(qū)130D1重疊的區(qū)域，配置概略設(shè)定通路120D1、120D2。
最佳通路置換手段30如圖1所示，具有概略設(shè)定通路提取部31、環(huán)境簡檔提取部32和最佳通路置換部33。概略設(shè)定通路提取部31提取布局設(shè)計(jì)手段20在自動(dòng)設(shè)定裝置內(nèi)的存儲(chǔ)器空間中制成的芯片區(qū)布局上存在的全部概略設(shè)定通路。環(huán)境簡檔提取部32提取表示與處在概略設(shè)定通路提取部31提取的概略設(shè)定通路周圍的相鄰?fù)返奈恢藐P(guān)系c和距離r的環(huán)境簡檔。最佳通路置換部33讀入環(huán)境簡檔提取部32提取的環(huán)境簡檔的信息，從圖9所示的最佳通路列表中提取最佳通路，并且將概略設(shè)定通路置換成最佳通路。違反設(shè)計(jì)評(píng)定手段40判斷最佳通路置換部33置換的最佳通路在設(shè)計(jì)布局中是否違反設(shè)計(jì)，違反設(shè)計(jì)時(shí)，刪除違反設(shè)計(jì)的最佳通路，修改違反的設(shè)計(jì)。
主存儲(chǔ)裝置2具有庫信息存放部50、最佳通路列表存放部55、布局設(shè)計(jì)信息存放部60和違反設(shè)計(jì)判斷信息存放部70。庫信息存放部50具有單元形狀信息存放部51、布線形狀信息存放部52和通路形狀信息存放部53，存放布局設(shè)計(jì)所需的單元、布線、通路各自的基本形狀信息。作為基本形狀信息，可分別存放1個(gè)最小單位尺寸的形狀信息，也可存放多個(gè)各種尺寸的形狀信息。最佳通路列表存放部55存放最佳通路列表編制手段10編制的信息(例如圖9所示的最佳列表信息)。布局設(shè)計(jì)信息存放部60具有單元信息存放部61、布線設(shè)計(jì)信息存放部62和通路設(shè)計(jì)存放部63，存放布局設(shè)計(jì)所需的單元、布線、通路各自的基本設(shè)計(jì)信息。違反設(shè)計(jì)判斷信息存放部70存放判斷是否對(duì)設(shè)計(jì)布局產(chǎn)生違反設(shè)計(jì)用的設(shè)計(jì)規(guī)則信息等。
作為輸入裝置3，可用鍵盤、鼠標(biāo)器等。作為輸出裝置4，可用液晶顯示裝置(LCD)、發(fā)光二極管(LED)、顯示板、場致發(fā)光(EL)板等。程序存儲(chǔ)裝置5保存使CPU1執(zhí)行與CPU1連接的裝置之間的數(shù)據(jù)收發(fā)控制等用的程序。數(shù)據(jù)存儲(chǔ)裝置6暫時(shí)保存CPU運(yùn)算過程的數(shù)據(jù)。
由下文對(duì)自動(dòng)設(shè)計(jì)裝置的設(shè)計(jì)方法的說明會(huì)進(jìn)一步明確，根據(jù)本發(fā)明實(shí)施方式1的自動(dòng)設(shè)計(jì)裝置，主存儲(chǔ)裝置2具有將按概略設(shè)定通路的配置環(huán)境優(yōu)化的形狀和尺寸編成列表的最佳通路列表存放部55。因此，對(duì)布局設(shè)計(jì)手段20設(shè)計(jì)的布局的概略設(shè)定通路進(jìn)行優(yōu)化時(shí)，從最佳通路列表存放部55存放的“最佳列表”中進(jìn)行置換即可，因而能縮短OPC所需的處理時(shí)間。又，如圖8所示，用1個(gè)圖形規(guī)定尺寸，進(jìn)行數(shù)值化，因而與圖7所示那樣由各個(gè)OPC處理將包含多個(gè)微小圖形的形狀作為“最佳通路”進(jìn)行處理時(shí)相比，能減少數(shù)據(jù)量，使處理時(shí)間高速化。又由于“最佳通路列表”包含的最佳通路完成考慮通路和處在通路周圍的鄰近通路的位置關(guān)系的OPC處理，能提供有效防止布線稀疏區(qū)產(chǎn)生的孤立通路因曝光不充分而使圖案縮小或缺損的半導(dǎo)體集成電路。
自動(dòng)設(shè)計(jì)方法接著，用圖14和圖15的流程圖說明圖1所示的實(shí)施方式1的自動(dòng)設(shè)計(jì)裝置的設(shè)計(jì)方法。
(a)首先，在圖14的步驟S101中，通過輸入裝置3，在單元形狀信息存放部51登記將邏輯單元、功能塊等各種形狀信息作為布局設(shè)計(jì)所需庫信息記錄的單元形狀信息。將記錄布線圖案的形狀和尺寸等各種形狀信息的布線形狀信息通過輸入裝置3登記到布線形狀信息存放部52。通過輸入裝置3，在通路形狀信息存放部53登記正方形通路、長方形通路、多角形通路等各種通路形狀信息。
(b)其次，步驟S103中，最佳列表編制部10讀出通路形狀信息存放部53和通路設(shè)計(jì)信息存放部63存放的通路的形狀信息和設(shè)計(jì)信息，按照后面闡述的圖15所示的流程圖編制規(guī)定根據(jù)布局設(shè)計(jì)手段20能設(shè)計(jì)的全部概略設(shè)定通路的配置環(huán)境優(yōu)化的尺寸和形狀的最佳通路列表。
(c)接著，在步驟S110進(jìn)行布局設(shè)計(jì)。即，步驟S111中，單元設(shè)計(jì)部21從單元形狀信息存放部51提取需要的單元的形狀信息，讀出單元設(shè)計(jì)信息存放部61存放的設(shè)計(jì)信息，并且在自動(dòng)設(shè)計(jì)裝置的存儲(chǔ)器空間內(nèi)虛擬設(shè)置的半導(dǎo)體芯片區(qū)上設(shè)計(jì)I/O單元、基本單元、宏單元等邏輯單元和基本塊。I/O單元是某種程度固定的塊。宏單元是較大的塊，因而可首先配置。接著，步驟S113中，布線設(shè)計(jì)部22從布線形狀信息存放部52提取需要的布線的形狀信息，讀出布線設(shè)計(jì)信息存放部62存放的設(shè)計(jì)信息，并配置芯片區(qū)上配置的電源布線、時(shí)鐘布線或半導(dǎo)體芯片區(qū)上層的層間絕緣膜中配置的信號(hào)布線等。
(d)具體而言，如圖22所示，圖10(b)的下層(k層)布線設(shè)定部22X1將存儲(chǔ)器空間內(nèi)虛擬形成的布局上分別平行排列的柵Xp-1、Xp、Xp+1、……和對(duì)柵Xp-1、Xn、Xp+1、……垂直排列的柵Yp-1、Yp、Yp+1、……組成的柵作為基礎(chǔ)，將圖12(a)所示的第1終端區(qū)110D1配置成對(duì)柵Xp-1、Xp、Xp+1、……平行。配置圖13(a)所示的第1擴(kuò)展區(qū)110D3時(shí)，圖10(b)的下層(k層)擴(kuò)展區(qū)設(shè)定部22X2在第1終端區(qū)110D1的終端部配置八角形的第1擴(kuò)展區(qū)110D3。
(e)接著，如圖22所示，圖10(a)的上層(k+1層)布線設(shè)計(jì)部22Y將第2終端區(qū)130D1配置成對(duì)柵Xp-1、Xp、Xp+1、……平行，使其在第1布線110D的第1終端區(qū)110D1上重疊。進(jìn)而上層(k+1層)布線設(shè)計(jì)部22Y配置從第2終端區(qū)130D1的圖紙中的左側(cè)端部垂直延伸到柵Xp-1、Xp、Xp+1、……的第2線部130D2。
(f)接著，步驟S115中，通路設(shè)計(jì)部23從通路形狀信息存放部53提取需要的形狀信息，讀出通路設(shè)計(jì)存放部63存放的設(shè)計(jì)信息和步驟S113中執(zhí)行的布線信息，并設(shè)計(jì)使作為下層(k層)布線的第1布線110D與作為上層(k+1層)布線的第2布線130D之間連接的概略設(shè)定通路120D1、120D2。圖11(b)的重疊區(qū)提取部23Y1提取第1布線110D與第2布線130D的重疊區(qū)，即在布局上重疊配置第1終端區(qū)110D1和第2終端區(qū)130D1的區(qū)域，如圖22所示。
(g)通路配置部23Y2根據(jù)重疊區(qū)提取部23Y1提取的信息，將概略設(shè)定通路120D1、120D2分別配置到重疊區(qū)。概略設(shè)定通路120D1、120D2的配置位置只要是第1布線110D與第2布線D重疊的區(qū)，無特殊限定，因而可將概略設(shè)定通路120D1配置在第2終端區(qū)130D1與第2線部130D2的連接部分(交叉部分)，如圖22所示。然而，第2終端區(qū)130D1與第2線部130D2的連接部分有時(shí)因光刻制版工序時(shí)曝光不充分而圖案寬度變細(xì)。因此，概略設(shè)定通路120D1、120D2的配置位置最好配置成避開處在同一布線層上的各布線的連接部分，即避開第2終端區(qū)130D1與第2線部130D2的連接部分。通路配置部23Y2配置的通路的形狀以采用最適合正交布線、斜布線等兩種設(shè)計(jì)的八角形通路為佳。
(h)執(zhí)行步驟S110時(shí)，存儲(chǔ)器空間內(nèi)設(shè)計(jì)的布局上完成用于制造半導(dǎo)體集成電路的單元、布線、概略設(shè)定通路的配置。接著，在步驟S121中，最佳通路置換手段30的概略設(shè)定通路提取部31提取存儲(chǔ)器空間內(nèi)的設(shè)計(jì)布局上存在的概略設(shè)定通路。環(huán)境簡檔提取部32提取概略設(shè)定通路提取部31提取的概略設(shè)定通路與相鄰?fù)返奈恢藐P(guān)系c和距離r。接著，步驟S123中，最佳通路置換部33讀出環(huán)境簡檔提取部32提取的位置關(guān)系c和距離的關(guān)系，從圖9所示的最佳通路列表中提取最佳通路，并且將概略設(shè)定通路置換成最佳通路。
(i)接著，步驟S125中，違反設(shè)計(jì)判定手段40讀出存放在違反設(shè)計(jì)判斷信息存放部70存放的設(shè)計(jì)規(guī)則信息，判斷最佳通路置換部33置換的最佳通路在設(shè)計(jì)布局中是否違反設(shè)計(jì)。不違反設(shè)計(jì)時(shí)，進(jìn)至步驟S129；違反設(shè)計(jì)時(shí)，進(jìn)至步驟S127。步驟S127中，違反設(shè)計(jì)判定手段40通過刪除違反設(shè)計(jì)的最佳通路，修改設(shè)計(jì)布局上發(fā)生的違反設(shè)計(jì)后，進(jìn)至步驟S121。
(j)步驟S129中，概略設(shè)定通路提取部31判斷是否全部提取設(shè)計(jì)布局上存在的概略設(shè)定通路，未全部提取時(shí)，在步驟S121中再次提取概略設(shè)定通路，在步驟S130通過輸出裝置4顯示優(yōu)化概略設(shè)定通路的形狀的布局。接著，用圖15所示的流程圖詳細(xì)說明圖14的步驟S103中的實(shí)施方式1的最佳通路列表的編制方法。
(a)步驟S103a中，通路配置圖案設(shè)計(jì)部11讀出通路形狀信息存放部53和通路設(shè)計(jì)信息存放部63存放的形狀信息和設(shè)計(jì)信息，進(jìn)行概略設(shè)定通路的自動(dòng)配置處理，編制布局上能產(chǎn)生的全部配置圖案實(shí)例。例如，如圖2所示，假定通路配置圖案設(shè)計(jì)部11從主存儲(chǔ)裝置2的通路形狀信息存放部53讀入正方形的概略設(shè)定通路100D的形狀信息。步驟S103b中，如圖3所示，通路配置圖案設(shè)計(jì)部11執(zhí)行使用正方形概略設(shè)定通路100D的自動(dòng)配置處理。
(b)圖3的第1配置圖案實(shí)例中，已配置的相鄰?fù)?01D處在畫面7的下方(圖紙的朝下方向)。因此，通路配置圖案設(shè)計(jì)部11將概略設(shè)定通路100D配置在作為空白區(qū)的畫面7上方(圖紙的朝上方向)。第2配置圖案實(shí)例中，相鄰?fù)?01D配置在畫面7的右側(cè)，因而通路配置圖案設(shè)計(jì)部11將概略設(shè)定通路100D配置在畫面7的左側(cè)。第3配置圖案實(shí)例中，畫面7不存在相鄰?fù)?01D，因而通路配置圖案設(shè)計(jì)部11將概略設(shè)點(diǎn)通路100D配置在畫面7的中央部。這樣，通路配置圖案設(shè)計(jì)部11對(duì)主存儲(chǔ)裝置2存放的全部形狀信息進(jìn)行圖2和圖3所示的配置處理。
(c)接著，步驟S103c中，光刻制版模擬執(zhí)行部12讀出通路配置圖案設(shè)計(jì)部11設(shè)計(jì)的配置圖案實(shí)例，進(jìn)行光刻制版模擬。首先，光刻制版模擬執(zhí)行部12提取概略設(shè)定通路100D與處在概略設(shè)定通路100D周圍的相鄰?fù)?01D的“位置關(guān)系c”，作為布線圖案實(shí)例的概略設(shè)定通路100D的“環(huán)境簡檔”，如圖4所示。位置關(guān)系c將概略設(shè)定通路100D周邊的區(qū)域劃分成8個(gè)區(qū)，可用“1”和“0”的數(shù)值分別對(duì)8個(gè)區(qū)評(píng)價(jià)是否存在相鄰?fù)?01D。圖4的位置關(guān)系c的環(huán)境簡檔為“11111111”。
(d)進(jìn)而，光刻制版模擬執(zhí)行部12如圖5所示，提取概略設(shè)定通路100D和相鄰?fù)?01D的距離r，作為距離r的環(huán)境簡檔。接著，如圖6所示，光刻制版模擬執(zhí)行部12讀出概略設(shè)定通路100D1～100D3和相鄰?fù)?01D1～101D3的環(huán)境簡檔(位置關(guān)系c(“000000001”)和距離r1～r3)，進(jìn)行OPC處理。結(jié)果，如圖7所示，在四角形的概略設(shè)定通路100D1～100D3的各角分別配置微小的四角形擴(kuò)展區(qū)102D1～102D3。
(e)進(jìn)而，光刻制版模擬執(zhí)行部12如圖8所示，將在概略設(shè)定通路100D1～100D3的各角配置擴(kuò)充區(qū)102D1～102D3的包含擴(kuò)充區(qū)102D1～102D3的尺寸的四角形(即比概略設(shè)定通路100D1～100D3大一圈的形狀的四角形)確定為最佳通路103D1～103D3。接著，步驟S103d中，最佳通路編制部13根據(jù)距離r1、r2、r3……的關(guān)系將光刻制版模擬執(zhí)行部12確定的最佳通路103D1～103D3的尺寸數(shù)值化為“0、5、20、……”。進(jìn)而，最佳通路列表編制部13在位置關(guān)系c與距離r的關(guān)系上對(duì)數(shù)值化的最佳通路103D1～103D3的數(shù)據(jù)編列表，制成圖9所示的最佳通路列表。
(f)圖9中，位置關(guān)系c為“000000001”且距離r為1～5時(shí)，最佳通路列表的數(shù)值為“0”。因此，圖8中，將最小規(guī)模的最佳通路103D1定義為“最佳通路”。位置關(guān)系c為“000000001”且距離r為5～10時(shí)，最佳通路列表的數(shù)值為“5”。因此，將大于圖8所示最佳通路103D2的最佳通路103D2定義為“最佳通路”。位置關(guān)系c為“000000001”且距離r為10～∞時(shí)，最佳通路列表的數(shù)值為“20”。因此，圖8中，將最大規(guī)模的最佳通路103D3定義為“最佳通路”。步驟S103e中，將最佳通路列表編制部13編制的最佳通路列表登記到最佳通路列表存放部55。
本發(fā)明實(shí)施方式1的自動(dòng)設(shè)計(jì)方法除進(jìn)行自動(dòng)設(shè)計(jì)時(shí)需要的庫信息存放部50和布局信息存放部60外還具有存放根據(jù)概略設(shè)定通路的配置環(huán)境優(yōu)化的形狀和尺寸的“最佳通路”列表的最佳通路列表存放部55。因此，對(duì)布局上設(shè)計(jì)的概略設(shè)定通路進(jìn)行OPC處理時(shí)，置換成最佳通路列表存放部55預(yù)先規(guī)定尺寸和形狀的最佳通路即可，不需要分別進(jìn)行各通路的OPC處理，使處理時(shí)間高速化。如圖7所示，編制最佳通路列表的最佳通路列表編制部13將包含OPC處理執(zhí)行的多個(gè)圖形的最佳通路形狀變換成一個(gè)圖形進(jìn)行優(yōu)化并加以定義，因而數(shù)據(jù)量少，使處理高速化。又由于最佳通路列表編制部13通過進(jìn)行考慮概略設(shè)定通路和處在概略設(shè)定通路周邊的其他通路的位置、距離等配置環(huán)境的通路光刻制版模擬，決定最佳通路103D1～103D3的尺寸，不容易產(chǎn)生因布局上孤立而出現(xiàn)的通路(孤立通路)的曝光不充分所造成的圖案縮小，能防止半導(dǎo)體集成電路成品率下降。
圖16示出一例未進(jìn)行最佳通路置換時(shí)的布局。在作為對(duì)圖16的紙面分別平行排列的下層布線的第1布線110D的上層配置從通路124D1、124D2、……、124D7和對(duì)通路124D1、124D2、……、124D7孤立的孤立通路125D，使第1布線110D與第2布線130D接觸。圖17示出部分用于根據(jù)圖16所示的布局在半導(dǎo)體集成電路內(nèi)形成通路插件的掩模(中間掩模)。在布線稠密區(qū)X，通路圖案124P1、124P2、……、124P7密集。在布線稀疏區(qū)Y配置孤立通路圖案125P。根據(jù)圖17所示的中間掩模對(duì)半導(dǎo)體集成電路上形成的層間絕緣膜進(jìn)行曝光，則獲得圖18所示的俯視圖。
從圖18可知，配置成遠(yuǎn)離相互密集配置的通路1241、1242、……、1247的孤立通路125產(chǎn)生曝光不充分造成的圖案縮小，其尺寸比通路1241、1242、……、1247的小。
另一方面，圖19示出表示本發(fā)明實(shí)施方式1的自動(dòng)設(shè)計(jì)裝置制成的通路配置關(guān)系的布局。根據(jù)圖19的布局，配置在布線稀疏區(qū)的孤立通路126D由圖1所示的最佳通路置換手段30置換成形狀大于通路122D1、122D2、……、122D7的最佳通路。因此，根據(jù)圖19所示的布局形成的圖20所示的中間掩模組配置形成得比通路圖案122D1、122D2、……、122D7大的孤立通路圖案126P。又，根據(jù)圖30所示的中間掩模制造半導(dǎo)體集成電路時(shí)，如圖21的俯視圖所示，可知孤立通路126的尺寸形成得其程度與通路122D1、122D2、……、122D7相同。因此，根據(jù)本發(fā)明實(shí)施方式1的自動(dòng)設(shè)計(jì)方法，不容易出現(xiàn)因布局上孤立而發(fā)生的通路(孤立通路)曝光不充分所造成的圖案縮小，能提供防止成品率降低且可靠性高的半導(dǎo)體集成電路。
中間掩模組圖22和圖23示出實(shí)施方式1的半導(dǎo)體集成電路的CAD數(shù)據(jù)實(shí)例。圖22和圖23是圖1所示自動(dòng)設(shè)計(jì)裝置可設(shè)計(jì)的半導(dǎo)體集成電路芯片區(qū)的極少部分的CAD數(shù)據(jù)，示出一例圖14的步驟S110中布局設(shè)計(jì)完成后的CAD數(shù)據(jù)。
圖22和圖23中，配置成為圖10(a)所示第1層布線設(shè)計(jì)部22B、第2層布線設(shè)計(jì)部22C、……、上層(k+1層)布線設(shè)計(jì)部22Y進(jìn)行自動(dòng)布線處理用的基礎(chǔ)的柵Xp-1、Xp、Xp+1、……和對(duì)柵Xp-1、Xp、Xp+1、……垂直排列的柵Yp-2、Yp-1、Yp、……組成的柵。
如圖22所示，將第1終端區(qū)110D1配置成與柵Xp-1、Xp、Xp+1、……平行地延伸。將第2終端區(qū)130D1配置成重疊在第1終端區(qū)110D1上。第2線部130D2的端部(圖紙左側(cè))配置與柵Yp-2、Yp-1、Yp、……平行地延伸的第2線部130D2。在成為第2布線130D的彎折部分的第2終端區(qū)130D1與第2線部130D2的連接部分配置八角形的概略設(shè)定通路120D1。圖23是將圖22所示的CAD數(shù)據(jù)配置成對(duì)柵Xp-1、Xp、Xp+1、……和對(duì)柵Xp-1、Xp、Xp+1、……垂直排列的柵Yp-2、Yp-1、Yp、……傾斜45度的實(shí)例，因而省略說明。
圖22和圖23所示的CAD數(shù)據(jù)中，作為連接部分下層布線的第1終端區(qū)110D1與部分上層布線的終端區(qū)130D1的概略設(shè)定通路區(qū)120D1、120D2的形狀，采用八角形通路。因此，在0度、45度、90度、135度的布線上配置通路時(shí)，比配置四角形通路時(shí)不容易違反設(shè)計(jì)。又由于在第1終端區(qū)110D1與作為上層布線的第2終端區(qū)130D1的重疊區(qū)配置2個(gè)概略設(shè)定通路120D1、120D2，比配置1個(gè)通路時(shí)半導(dǎo)體集成電路的可靠性提高。圖1所示的最佳通路置換手段30對(duì)應(yīng)于圖22和圖23的CAD數(shù)據(jù)中存在的概略設(shè)定通路120D1、120D2的配置環(huán)境，將概略設(shè)定通路120D1、120D2置換成最佳通路。因此，即使布線稀疏區(qū)產(chǎn)生孤立通路的情況下，也難以出現(xiàn)孤立通路曝光后圖案縮小，從而能提供防止成品率降低且可靠性高的半導(dǎo)體集成電路。
圖24～圖26示出一例實(shí)施方式1的中間掩模組。圖24～圖26所示的中間掩模組是由圖案發(fā)生器等根據(jù)圖1所示自動(dòng)設(shè)計(jì)裝置獲得的CAD數(shù)據(jù)制造的，示出第1中間掩模(第i層中間掩模)80a、使掩模對(duì)準(zhǔn)第1中間掩模80a的投影像地進(jìn)行投影用的第2掩模(第i+1層中間掩模)81a、使掩模對(duì)準(zhǔn)第1中間掩模80a和第2中間掩模81a的投影像地進(jìn)行投影用的第3中間掩模(第i+2層中間掩模)82a。然而，圖24～圖26只不過示出實(shí)際上10塊以上的多塊掩模組成的掩模組中的3塊。圖24和圖26是正型抗蝕劑所對(duì)應(yīng)的圖案，圖25是負(fù)型抗蝕劑所對(duì)應(yīng)的圖案。微細(xì)化半導(dǎo)體集成電路一般采用正型抗蝕劑，如果圖25中采用正型抗蝕劑，圖25的圖案當(dāng)然黑白相反。
第1中間掩模80a將在半導(dǎo)體集成電路上描繪第1布線110用的第1終端區(qū)圖案(第i終端區(qū)圖案)110P1作為鉻(Cr)、氧化鉻(Cr2O3)等遮光膜組成的圖案，配置在石英玻璃等的掩模襯底上。用電子束光刻制版裝置等圖案發(fā)生器描繪遮光膜上形成的光刻膠，并且將該光刻膠圖案作為掩模，用RIE蝕刻遮光膜，則能形成這些遮光膜圖案。第2中間掩模81a中，在石英玻璃等的掩模襯底上配置八角形的通路圖案120P1、120P2，作為遮光膜。第3中間掩模82a則在石英玻璃等的掩模襯底上配置描繪第2布線130用的第2終端區(qū)圖案(第j終端區(qū)圖案)130P1和第2線部圖案(第j終端區(qū)圖案)130P2，作為遮光膜。
根據(jù)圖24～圖26所示的中間掩模組，作為連接部分下層布線的第1終端區(qū)圖案110P1與部分上層布線的第2終端區(qū)圖案110P2的通路圖案120P1、120P2的形狀，采用八角形的通路。因此，通路圖案120P1、120P2不會(huì)從具有0度、45度、90度、135度的布線的布線層上露出，可謀求提高成品率。又由于在第1終端區(qū)110D1與作為上層布線的第1終端區(qū)130P1的重疊區(qū)配置2個(gè)通路圖案120P1、120P2，比配置1個(gè)通路圖案時(shí)半導(dǎo)體集成電路的可靠性提高。利用圖1所示的最佳通路置換手段30與周圍通路圖案的配置環(huán)境對(duì)應(yīng)地將通路圖案120P1、120P2置換成優(yōu)化的最佳通路。因此，即使布線稀疏區(qū)產(chǎn)生孤立通路的情況下，也難以出現(xiàn)孤立通路曝光后圖案縮小或缺損，從而能提供防止成品率降低且可靠性高的半導(dǎo)體集成電路。
半導(dǎo)體集成電路圖27和圖28示出一例實(shí)施方式1的半導(dǎo)體集成電路的多層布線的結(jié)構(gòu)。圖28是從沿圖27的I-I的剖面看的剖視圖。如圖28所示，半導(dǎo)體集成電路具有在元件形成區(qū)配置半導(dǎo)體元件91的半導(dǎo)體襯底90、淀積在半導(dǎo)體襯底90上的第1層間絕緣膜92、淀積在第1層間絕緣膜92的上層的第k層間絕緣膜93、配置在第k層間絕緣膜93上的第k布線110的第k終端區(qū)1101。使用圖24所示的第1中間掩模80a，以光刻制版和RIE對(duì)鋁(Al)、鋁合金(Al-Si、Al-Cu-Si)等金屬膜制作圖案，則能形成第k布線110。即，可在金屬膜上涂敷光刻膠，并且用圖24的中間掩模以步進(jìn)曝光裝置進(jìn)行曝光，將顯像后得到的光刻膠圖案作為掩模，用金屬膜和RIE進(jìn)行蝕刻。
在第k布線110的第k終端區(qū)1101上配置第k+1層間絕緣膜95。在第k+1層間絕緣膜95填入連接第k終端區(qū)1101的2個(gè)通路插件1201、1202。用圖25所示的第2中間掩模組81a，借助光刻制版對(duì)涂敷在第k+1層間絕緣膜95上的光刻膠制作圖案，并且將制作圖案所得的光刻膠作為掩模，用RIE將第k層間絕緣膜95蝕刻到露出部分第1布線110，即可獲得這些通路插件1201、1202。在第k+1層間絕緣膜95上配置第k+1布線130的第k+1終端區(qū)1301。在第k+1區(qū)1301的深部配置第k+1線部1302，使其垂直于第k+1終端區(qū)1301，如圖27的俯視圖所示。用圖26的第3中間掩模82a對(duì)金屬膜上涂敷的光刻膠制作圖案，將該制作圖案所得的光刻膠作為掩模，用RIE蝕刻第k+1布線130，即可得第k+1線部1302。在第k+1層間絕緣膜95上配置第k+2層間絕緣膜97。
根據(jù)本發(fā)明實(shí)施方式1的半導(dǎo)體集成電路，在作為下層布線的第k布線110與作為上層布線的第k+1布線的布線之間配置用具有八角形通路圖案的第2中間掩模81a形成的多個(gè)通路插件1201、1202。因此，比布線之間配置1個(gè)通路時(shí)不容易產(chǎn)生布線縮短造成的通路缺損。由圖1所示的最佳通路置換手段30將通路插件1201、1202的尺寸對(duì)應(yīng)于與周圍通路圖案的配置環(huán)境優(yōu)化成最適合的最佳通路。因此，能在布線稀疏區(qū)產(chǎn)生孤立通路時(shí)，也不容易產(chǎn)生孤立通路曝光后圖案縮小或缺損，從而能提供防止成品率降低且可靠性高的半導(dǎo)體集成電路。
實(shí)施方式2自動(dòng)設(shè)計(jì)裝置如圖29所示，本發(fā)明實(shí)施方式2的自動(dòng)設(shè)計(jì)裝置是一種計(jì)算機(jī)系統(tǒng)，具有受理操作者輸入的數(shù)據(jù)和命令等的輸入裝置3、執(zhí)行布局設(shè)計(jì)等各種運(yùn)算的運(yùn)算處理部(CPU)1a、輸出布局結(jié)果等的輸出裝置4、存放半導(dǎo)體集成電路的布局設(shè)計(jì)所需的規(guī)定數(shù)據(jù)等的主存儲(chǔ)裝置2a、程序存儲(chǔ)裝置5和數(shù)據(jù)存儲(chǔ)裝置6。將主存儲(chǔ)裝置2a、輸入裝置3、輸出裝置4、程序存儲(chǔ)裝置5和數(shù)據(jù)存儲(chǔ)裝置6分別連接CPU1a。CPU1a具有最佳通路列表編制手段10、布局設(shè)計(jì)手段20a、最佳通路置換手段30和違反設(shè)計(jì)判定手段40。
布局設(shè)計(jì)手段20a具有單元設(shè)計(jì)部21、布線設(shè)計(jì)部22、斜布線設(shè)計(jì)部22a和通路設(shè)計(jì)部23。斜布線設(shè)計(jì)部22a，如圖30(a)所示，具有斜布線信息提取部22Aa、第1層斜布線設(shè)計(jì)部22Ba、第2層斜布線設(shè)計(jì)部22Ca、……、下層(k層)斜布線設(shè)計(jì)部22Xa、上層(k+1層)斜布線設(shè)計(jì)部22Ya，并且在單元的上層配置具有“傾斜”的布線的布線層。這里，“傾斜”的布線是指將一布線連接成從另一布線延伸的方向看按順時(shí)針回轉(zhuǎn)或逆時(shí)針回轉(zhuǎn)形成“鈍角”的布線。實(shí)施方式2中，“鈍角”除進(jìn)行0度、45度、90度的布線外，最好是135度。
由圖30(b)所示，斜布線設(shè)計(jì)信息提取部22Aa從主存儲(chǔ)裝置2a提取布線形狀、布線設(shè)計(jì)信息等需要的信息。下層(k層)斜布線設(shè)計(jì)部22Xa如圖31(a)所示，在自動(dòng)設(shè)計(jì)裝置的存儲(chǔ)器空間內(nèi)虛擬設(shè)置的芯片區(qū)上配置往第1方向(圖31(a)中對(duì)圖紙水平的方向)延伸的第1終端區(qū)110D1和連接第1終端區(qū)110D1在圖紙中的右側(cè)端部并且往從第1方向看按順時(shí)針回轉(zhuǎn)135度的方向(圖紙中的右上方向)延伸的第1線部110D2。上層(k+1層)斜布線設(shè)計(jì)部22Ya例如，如圖31(c)所示，在虛擬芯片區(qū)上配置往第1方向延伸的第2終端區(qū)130D1和連接第2終端區(qū)130D1在圖紙中的左側(cè)端部并且往從第1方向看按逆時(shí)針回轉(zhuǎn)135度的方向(圖紙中的左上方向)延伸的第2線部130D2。
如圖30(b)所示，下層(k層)斜布線設(shè)計(jì)部22Xa還可具有下層(k層)布線設(shè)定部22X1a和下層(k層)擴(kuò)充區(qū)設(shè)定部22X2a。下層(k層)布線設(shè)定部22X1a將第1終端區(qū)110D1和第1線部110D2配置在虛擬芯片區(qū)上。下層(k層)擴(kuò)充區(qū)設(shè)定部22X2a提取第1終端區(qū)110D1的終端部，并且在第1終端區(qū)110D1的終端部配置擴(kuò)充區(qū)110D3。
主存儲(chǔ)裝置2a具有庫信息存放部50A、最佳通路列表存放部55、布局設(shè)計(jì)信息存放部60a和違反設(shè)計(jì)判斷信息存放部70。庫信息存放部50a具有單元形狀信息存放部51、布線形狀信息存放部52、斜布線形狀信息存放部52a和通路形狀信息存放部53，存放布局設(shè)計(jì)所需的單元、布線、通路各自的基本形狀信息。布局設(shè)計(jì)信息存放部60a具有單元設(shè)計(jì)信息存放部61、布線設(shè)計(jì)信息存放部62、斜布線設(shè)計(jì)信息存放部62a和通路設(shè)計(jì)信息存放部63，存放存放布局設(shè)計(jì)所需的單元、布線、通路各自的基本設(shè)計(jì)信息。其它與圖1所示的自動(dòng)設(shè)計(jì)裝置相同，因而省略重復(fù)的記述。
從下文對(duì)自動(dòng)設(shè)計(jì)裝置的說明會(huì)進(jìn)一步明確，根據(jù)本發(fā)明實(shí)施方式2的自動(dòng)設(shè)計(jì)裝置，如圖34所示，作為使具有由斜布線設(shè)計(jì)部22a配置的“傾斜”布線的布線層之間連接的通路，配置八角形的概略設(shè)定通路120D1、120D2。因此，與在包含斜布線的布線層之間配置四角形通路時(shí)相比，不容易產(chǎn)生通路違反設(shè)計(jì)。斜布線設(shè)計(jì)部22a配置的“傾斜”布線是指將同一布線層上的一布線連接成從另一布線延伸的方向看按順時(shí)針回轉(zhuǎn)或逆時(shí)針回轉(zhuǎn)形成“鈍角”的布線。通過使布線的交叉部分為鈍角，交叉部分的布線圖案面積變大，因而與形成具有90度彎折的正交布線時(shí)相比，能使交叉部分曝光不充分的問題難以產(chǎn)生。因此，根據(jù)圖29所示的自動(dòng)設(shè)計(jì)裝置，能減少布線交叉部分布線圖案變細(xì)造成與通路接觸欠佳(縮短)的問題，可提供提高布線效率的半導(dǎo)體集成電路。又由于最佳通路列表置換手段30修正布局設(shè)計(jì)手段20a設(shè)計(jì)的布局上的概略設(shè)定通路，進(jìn)行優(yōu)化時(shí)，根據(jù)配置環(huán)境從預(yù)先優(yōu)化的“最佳通路列表”中提取尺寸和形狀作置換即可，因而不必對(duì)各個(gè)概略設(shè)定通路分別進(jìn)行OPC處理，能縮短處理時(shí)間。
自動(dòng)設(shè)定方法接著，用圖33的流程圖說明圖29所示實(shí)施方式2的自動(dòng)設(shè)計(jì)裝置的設(shè)計(jì)方法。
(a)首先，在圖33的步驟S201中，通過輸入裝置3，在單元形狀信息存放部51登記將邏輯單元、功能塊等各種形狀信息作為布局設(shè)計(jì)所需庫信息記錄的單元形狀信息。將記錄布線圖案的形狀和尺寸等各種形狀信息的布線形狀信息通過輸入裝置3登記到布線形狀信息存放部52。通過輸入裝置3將記錄斜布線圖案的形狀和尺寸等各種形狀信息登記到斜布線形狀信息存放部52a。通過輸入裝置3，在通路形狀信息存放部53登記正方形通路、長方形通路、多角形通路等各種通路形狀信息。
(b)其次，步驟S203中，最佳列表編制部10讀出通路形狀信息存放部53和通路設(shè)計(jì)信息存放部63存放的通路的形狀信息和設(shè)計(jì)信息，按照?qǐng)D15所示的流程圖編制規(guī)定根據(jù)布局設(shè)計(jì)手段20能設(shè)計(jì)的全部概略設(shè)定通路的配置環(huán)境優(yōu)化的尺寸和形狀的最佳通路列表。
(c)接著，在步驟S211中，單元設(shè)計(jì)部21從單元形狀信息存放部51提取需要的單元的形狀信息，讀出單元設(shè)計(jì)信息存放部61存放的設(shè)計(jì)信息，并且在自動(dòng)設(shè)計(jì)裝置的存儲(chǔ)器空間內(nèi)虛擬設(shè)置的半導(dǎo)體芯片區(qū)上設(shè)計(jì)I/O單元、基本單元、宏單元等邏輯單元和基本塊。接著，步驟S213中，斜布線設(shè)計(jì)部22a從布線形狀信息存放部52提取需要的布線形狀信息，讀出布線設(shè)計(jì)信息存放部62存放的設(shè)計(jì)信息，配置半導(dǎo)體芯片區(qū)配置的電源布線、時(shí)鐘布線或半導(dǎo)體芯片區(qū)的上層的層間絕緣膜中配置的信號(hào)布線等。
(d)步驟S213中，如圖34所示，圖30(b)的下層(k層)斜布線設(shè)定部22X1a將存儲(chǔ)器空間內(nèi)虛擬形成的布局上分別平行排列的柵Xp-1、Xp、Xp+1、……和對(duì)柵Xp-1、Xp、Xp+1、……垂直排列的柵Yp-1、Yp、Yp+1、……組成的柵作為基礎(chǔ)，將圖31(a)所示的第1終端區(qū)110D1配置成對(duì)柵Xp-1、Xp、Xp+1、……平行。接著，下層(k層)斜布線設(shè)定部22X1a配置從第1終端區(qū)110D1在圖紙中的右側(cè)端部往對(duì)柵Xp-1、Xp、Xp+1、……傾斜的方向(即從第1方向看按順時(shí)針回轉(zhuǎn)135度的方向)延伸的第1線部110D2。配置圖32(a)所示的第1擴(kuò)展區(qū)110D3時(shí)，圖30(b)的下層(k層)擴(kuò)展區(qū)設(shè)定部22X2在第1終端區(qū)110D1的圖紙中的左側(cè)端部配置八角形的第1擴(kuò)展區(qū)110D3。
(e)接著，如步驟S213b所示，圖30(a)的上層(k+1層)斜布線設(shè)計(jì)部22Ya如圖34所示，將第2終端區(qū)130D1配置成對(duì)柵Xp-1、Xp、Xp+1、……平行，使其在第1布線110D的第1終端區(qū)110D1上重疊。進(jìn)而上層(k+1層)斜布線設(shè)計(jì)部22Ya配置往對(duì)柵Xp-1、Xp、Xp+1、……傾斜的方向(即從第2終端區(qū)130D1的圖紙中的左側(cè)端部往從第1方向看按逆時(shí)針回轉(zhuǎn)135度的方向)延伸的第2線部130D2。
(f)接著，步驟S215中，通路設(shè)計(jì)部23從通路形狀信息存放部53提取需要的形狀信息，讀出通路設(shè)計(jì)存放部63存放的設(shè)計(jì)信息和步驟S113中執(zhí)行的布線信息，并配置使第1布線110D與第2布線130D之間連接的概略設(shè)定通路120D1、120D2。步驟S215a中，圖30(b)的重疊區(qū)提取部23Y1提取第1布線110D與第2布線130D的重疊區(qū)，即在布局上重疊配置第1終端區(qū)110D1和第2終端區(qū)130D1的區(qū)域，如圖34所示。
(g)接著，步驟S215b中，通路配置部23Y2根據(jù)重疊區(qū)提取部23Y1提取的信息和通路設(shè)計(jì)信息存放部63存放的設(shè)計(jì)信息，判斷概略設(shè)定通路120D1、120D2是否處在布線交叉部分。概略設(shè)定通路120D1、120D2處在布線交叉部分時(shí)，進(jìn)至步驟S215c；不處在該部分，則進(jìn)至步驟S215d。步驟S215c中，通路配置部Y2如圖34所示，分別將概略設(shè)定通路120D2、120D1置于第1終端區(qū)110D1和第1線部110D2的布線交叉部分、第2終端區(qū)130D1和第2線部130D2的布線交叉部分后，進(jìn)至步驟S121。
(h)另一方面，概略設(shè)定通路120D1、120D2未處在布線交叉部時(shí)，在步驟S215d中，通路設(shè)定部23Y2如圖38所示，避開第1終端區(qū)110D1和第1線部110D2的布線交叉部分、第2終端區(qū)130D1和第2線部130D2的布線交叉部分，分別放置概略設(shè)定通路120D1、120D2后，進(jìn)至步驟S121。步驟S121及其后，與圖14所示的流程圖相同，因而省略說明。
根據(jù)本發(fā)明實(shí)施方式2的自動(dòng)設(shè)計(jì)方法，通路設(shè)計(jì)部23在具有斜布線設(shè)計(jì)部22a配置的“傾斜”布線的布線層上配置八角形的概略設(shè)定通路120D1、120D2。因此，比在包含斜布線的布線層之間配置四角形通路時(shí)不容易產(chǎn)生通路違反設(shè)計(jì)。斜布線設(shè)計(jì)部22a配置“傾斜”的布線將同一布線層上的一布線連接成從另一布線延伸的方向看按順時(shí)針回轉(zhuǎn)或逆時(shí)針回轉(zhuǎn)形成“鈍角”。通過使布線的交叉部分為鈍角，交叉部分的布線圖案面積變大，因而與形成具有90度彎折的正交布線時(shí)相比，能使交叉部分曝光不充分的問題難以產(chǎn)生。而且，通路設(shè)計(jì)部23通過避開布線交叉部分地進(jìn)行配置，使通路缺損不容易產(chǎn)生，成品率提高。即，根據(jù)實(shí)施方式2的自動(dòng)設(shè)計(jì)方法，能減少布線交叉部分變細(xì)造成與通路接觸欠佳(縮短)的問題，可提供提高布線效率的半導(dǎo)體集成電路。又由于最佳通路列表置換手段30修正布局設(shè)計(jì)手段20a設(shè)計(jì)的布局上的概略設(shè)定通路，進(jìn)行優(yōu)化時(shí)，根據(jù)配置環(huán)境從預(yù)先優(yōu)化的“最佳通路列表”中提取尺寸和形狀作置換即可，因而不必對(duì)各個(gè)概略設(shè)定通路分別進(jìn)行OPC處理，能縮短處理時(shí)間。
中間掩模組圖34～圖41示出實(shí)施方式2的半導(dǎo)體集成電路的CAD數(shù)據(jù)實(shí)例。圖34～圖41是圖29所示自動(dòng)設(shè)計(jì)裝置可設(shè)計(jì)的半導(dǎo)體集成電路芯片區(qū)的極少部分的CAD數(shù)據(jù)，示出一例圖33的步驟S215中概略設(shè)定通路120D1、120D2的配置完成后的CAD數(shù)據(jù)。
如圖34所示，將第1終端區(qū)110D1配置成對(duì)柵Xp-1、Xp、Xp+1、……平行延伸。在第1終端區(qū)110D1的圖紙中的右側(cè)端部配置往對(duì)柵Xp-1、Xp、Xp+1、……傾斜的方向(即從第1終端區(qū)110D1延伸的方向看按順時(shí)針回轉(zhuǎn)135度的方向)延伸的第1線部110D2。將第2終端區(qū)130D1配置重疊在第1終端區(qū)110D1上。把第2線部130D2配置成從第2終端區(qū)130D1的圖紙中的左側(cè)端部對(duì)柵Xp-1、Xp、Xp+1、……傾斜的方向(即從第2終端區(qū)130D1延伸的方向看按順時(shí)針回轉(zhuǎn)135度的方向)延伸。在成為第1布線110D的彎折部分B1的第1終端區(qū)110D1與第1線部110D2的連接部分配置八角形概略設(shè)定通路120D1。在成為第2布線130D的彎折部分B2的第2終端區(qū)130D1與第2線部130D2的連接部分配置八角形概略設(shè)定通路120D2。
圖29所示的自動(dòng)設(shè)計(jì)裝置也可設(shè)計(jì)圖35所示的CAD數(shù)據(jù)，即在圖34的第1終端區(qū)110D1的圖紙中的左側(cè)端部配置八角形的擴(kuò)充區(qū)110D3，并且使第2終端區(qū)130D1的圖紙中的另一右側(cè)端部為八角形的擴(kuò)充區(qū)130D3。如圖36和圖37所示，圖29所示的自動(dòng)設(shè)計(jì)裝置還可設(shè)計(jì)將第1終端區(qū)110D1和第2終端區(qū)130D1配置成對(duì)柵Xp-1、Xp、Xp+1、……傾斜45度的CAD數(shù)據(jù)。
傾斜配置圖34～圖37所示的CAD數(shù)據(jù)，使第1布線110D的第1終端區(qū)110D1與第1線部110D2的夾角從第1終端區(qū)110D1的延伸方向看按順時(shí)針回轉(zhuǎn)方向形成鈍角或第2布線130D的第2終端區(qū)130D1與第2線部130D2的夾角從第2終端區(qū)130D1的延伸方向看按反時(shí)針回轉(zhuǎn)形成鈍角。通過作傾斜布線，使交叉的角度為鈍角，能使交叉部分的面積比用正交布線時(shí)大。因此，能將由于曝光不充分而發(fā)生的布線彎折部分的圖案縮小抑制得較少，從而配置在交叉部分的通路不容易產(chǎn)生缺損，可獲得抑制成品率降低的半導(dǎo)體集成電路。作為連接第1終端區(qū)110D1和第2終端區(qū)130D1的通路，配置八角形的概略設(shè)定通路120D1、120D2，則設(shè)計(jì)傾斜布線方面的約束少，可靠性提高。
如圖38和圖39所示，避開第1終端區(qū)110D1與第1線部110D2的連接部分和第2終端區(qū)130D1與第2線部130D1的連接部分，配置概略設(shè)定通路120D1、120D2，因而通路1201、1202的缺損少，能提供連接可靠性高的半導(dǎo)體集成電路。圖34～圖39設(shè)想在對(duì)半導(dǎo)體電路集成度影響小的布線區(qū)配置多個(gè)通路，因而布線方面配置2個(gè)概略設(shè)定通路120D1、120D2。然而，如圖39和圖40所示，當(dāng)然通路1201的配置數(shù)量不限于多個(gè)，也可在第1終端區(qū)110D1與第2終端區(qū)130D1的重疊部分僅配置一處。
圖42～圖44示出一例實(shí)施方式2的中間掩模組。圖42～圖44所示的中間掩模組是由圖案發(fā)生裝置等根據(jù)圖29所示的自動(dòng)設(shè)計(jì)裝置取得的CAD數(shù)據(jù)制造的，示出第1中間掩模(第i層中間掩模)80b、使掩模對(duì)準(zhǔn)第1中間掩模80b的投影像地進(jìn)行投影用的第2掩模(第i+1層中間掩模)81b、使掩模對(duì)準(zhǔn)第1中間掩模80b和第2中間掩模81b的投影像地進(jìn)行投影用的第3中間掩模(第i+2層中間掩模)82ba。
第1中間掩模80b將在半導(dǎo)體集成電路上描繪第1布線110用的第1終端區(qū)圖案(第I終端區(qū)圖案)110P1和第1線部圖案(第i線部圖案)110D2作為由Cr、Cr2O3等遮光膜組成的圖案，配置在石英玻璃等掩模襯底上。第2中間掩模81b配置八角形的通路圖案120P1、120P2，作為遮光膜。第3中間掩模82b配置描繪第2布線130用的第2終端區(qū)圖案(第j終端區(qū)圖案)130P1和第2線部經(jīng)圖案(第j線部圖案)130P2，作為遮光膜。
根據(jù)圖42～圖44所示的中間掩模組，在具有將同一布線層上的一布線連接成從另一布線看按順時(shí)針回轉(zhuǎn)或逆時(shí)針回轉(zhuǎn)形成“鈍角”的“傾斜”布線的布線層上配置八角形的概略設(shè)定通路120D1、120D2。因此，通路圖案120P1、120P2不會(huì)從具有0度、45度、90度、135度的布線的布線層上露出，能防止成品率降低。又由于在第1終端區(qū)圖案110P1與作為上層布線的第2終端區(qū)圖案130P1的重疊區(qū)配置2個(gè)概略設(shè)定通路圖案120P1、120P2，比配置1個(gè)通路圖案時(shí)半導(dǎo)體集成電路的可靠性提高。而且，使布線的連接部分為鈍角，從而連接部分的布線圖案面積變大，與具有90度彎折的正交布線相比，能使交叉部分曝光不充分不容易產(chǎn)生。即，根據(jù)圖29所示的自動(dòng)設(shè)計(jì)裝置，能減少在布線交叉部分布線圖案變細(xì)造成的通路接觸欠佳(縮短)，可提供提高布線效率的半導(dǎo)體集成電路。又，圖29所示的最佳通路置換手段30將圖42～圖44所示的通路圖案120P1、120P2與周圍通路圖案的配置環(huán)境對(duì)應(yīng)地置換成優(yōu)化的最佳通路。因此，即使布線稀疏區(qū)產(chǎn)生孤立通路的情況下，也難以出現(xiàn)孤立通路曝光后圖案縮小，從而能提供防止成品率降低且可靠性高的半導(dǎo)體集成電路。
半導(dǎo)體集成電路圖45和圖46示出一例實(shí)施方式2的半導(dǎo)體集成電路的多層布線的結(jié)構(gòu)。圖46是從沿圖45的II-II的剖面看的剖視圖。如圖46所示，半導(dǎo)體集成電路具有在元件形成區(qū)配置半導(dǎo)體元件91的半導(dǎo)體襯底90、淀積在半導(dǎo)體襯底90上的第1層間絕緣膜92、淀積在第1層間絕緣膜92的上層的第k層間絕緣膜93、配置在第k層間絕緣膜93上的第k布線110的第k終端區(qū)1101。如圖45所示，在第k終端區(qū)1101的圖紙中的右側(cè)端部配置往從第k終端區(qū)1101的延伸方向看按順時(shí)針回轉(zhuǎn)135度的方向延伸的第k線部1102。使用圖42所示的中間掩模，以光刻制版和RIE對(duì)鋁(Al)、鋁合金等金屬膜制作圖案，則能形成第k布線110。即，可在金屬膜上涂敷光刻膠，并且用圖42的第1中間掩模以步進(jìn)曝光裝置進(jìn)行曝光，將顯像后得到的光刻膠圖案作為掩模，用金屬膜和RIE進(jìn)行蝕刻。
如圖46所示，在第k終端區(qū)1101的上表面連接2個(gè)通路插件1201、1202。配置第k+1層間絕緣膜95，使其包圍第k終端區(qū)1101和第k線部1102的上表面和通路插件1201、1202的周圍。用圖43所示的第2中間掩模81b以光刻制版對(duì)第k+1層間絕緣膜95上涂敷的光刻膠制作圖案，將制作圖案所得的光刻膠作為掩模，用RIE對(duì)第k層間絕緣膜95進(jìn)行蝕刻到露出部分第1布線110，即可取得通路插件1201、1202。
在第k+1層間絕緣膜95上配置第k+1布線130的第k+1終端區(qū)1301。在第k+1終端區(qū)1301的深部，如圖45所示，配置第k+1線部1302，使其往從第k+1終端區(qū)1301的延伸方向看按逆時(shí)針回轉(zhuǎn)135度的方向延伸?？捎脠D44所示的第3中間掩模82b以光刻制版對(duì)金屬膜上涂敷的光刻膠制作圖案，將制作圖案所得的光刻膠作為掩模，用RIE對(duì)第k+1布線130進(jìn)行蝕刻。在第k+1層間絕緣膜95上配置第k+2層間絕緣膜97。
根據(jù)本發(fā)明實(shí)施方式2的半導(dǎo)體集成電路，如圖45和圖46所示，在具有將同一布線層上的一布線連接成從另一布線延伸的方向看按順時(shí)針回轉(zhuǎn)或逆時(shí)針回轉(zhuǎn)形成“鈍角”的“傾斜”布線的第k布線110與第k+1布線之間配置根據(jù)八角形通路圖案形成的多個(gè)通路插件1201、1202。因此，不容易產(chǎn)生布線縮短造成的通路缺損。又由于通過使布線的連接部分為“鈍角”，加大連接部分的布線圖案面積，與具有90度彎折的正交布線相比，能使交叉部分曝光不充分不容易產(chǎn)生。即，根據(jù)圖29所示的自動(dòng)設(shè)計(jì)裝置，能減少在布線交叉部分布線圖案變細(xì)造成的通路接觸欠佳(縮短)，可提供提高布線效率的半導(dǎo)體集成電路。又，圖29所示的最佳通路置換手段30將通路插件1201、1202的尺寸與周圍通路圖案的配置環(huán)境對(duì)應(yīng)地優(yōu)化成最適合的最佳通路。因此，即使布線稀疏區(qū)產(chǎn)生孤立通路的情況下，也難以出現(xiàn)孤立通路曝光后圖案縮小或缺損。因此，根據(jù)實(shí)施方式2的半導(dǎo)體集成電路，能提供防止成品率降低且可靠性高的半導(dǎo)體集成電路。
半導(dǎo)體集成電路的制造方法接著，說明實(shí)施方式2的半導(dǎo)體集成電路的制造方法。半導(dǎo)體集成電路制造方法是一實(shí)例，當(dāng)然可用其他各種制造方法(包括本例的變換例)實(shí)現(xiàn)。
(a)如圖47所示，在元件形成區(qū)形成半導(dǎo)體元件91的硅半導(dǎo)體襯底90上用化學(xué)汽相淀積法(CVD)淀積氧化硅膜(SiO2膜)等第1層間絕緣膜92，并利用化學(xué)機(jī)械研磨法(CMP)使表面平坦。接著，在該第1層間絕緣膜92上用噴鍍法、蒸鍍法淀積鋁(Al)等組成的導(dǎo)電薄膜92a，并且在該導(dǎo)電薄膜92a上涂敷光刻膠膜92c。接著，將圖47所示的半導(dǎo)體襯底90配置在縮小投影曝光裝置(步進(jìn)曝光裝置)等的曝光臺(tái)上。用預(yù)先準(zhǔn)備的中間掩模對(duì)光刻膠膜92c進(jìn)行曝光、顯像。將制完圖案的光刻膠膜92c作為掩模，進(jìn)行反應(yīng)性離子蝕刻(RIE)，有選擇地去除導(dǎo)電膜92a。然后，在導(dǎo)電膜92a上淀積未示出的第2層間絕緣膜。
(b)接著，在第2層間絕緣膜的更上一層，利用CVD法淀積第k層間絕緣膜93，并利用CMP使表面平坦。接著，如圖48所示，在第k層間絕緣膜93上淀積導(dǎo)電薄膜94，并利用CMP法使導(dǎo)電薄膜94平坦。在該導(dǎo)電薄膜94上涂敷光刻膠。
接著，將圖48所示的半導(dǎo)體襯底90配置在步進(jìn)曝光裝置上，用圖42所示的第1中間掩模80b對(duì)光刻膠膜96進(jìn)行曝光、顯像，在導(dǎo)電膜92上對(duì)光刻膠膜96制作圖案，如圖49所示。接著，將制作圖案后的光刻膠膜96作為掩模，利用RIE有選擇地去除導(dǎo)電膜94。其后，去除光刻膠膜96，則如圖50和圖51所示，在第k層間絕緣膜93上形成包含第k終端區(qū)1101和第k線部1102的第k布線110。
(c)接著，如圖52所示，利用CVD法在第k布線110上淀積第k+1層間絕緣膜95，并且用CMP法使其平坦后，淀積光刻膠膜98。接著，用圖43所示的第2中間膜81b對(duì)光刻膠膜98制作圖案后，如圖53的截面圖和圖54的俯視圖所示，利用RIE等有選擇地去除第k+1層間絕緣膜95，以在第k布線110的上部形成開口部(通路孔)95A、95B。接著，如圖55所示，利用噴鍍法、蒸鍍法等將鎢(W)、鉬(Mo)等高熔點(diǎn)金屬填入通路孔95A、95B后，利用CMP使表面平坦，從而形成通路插件1201、1202。
(d)接著，如圖56所示，在第k+1層間絕緣膜95上，利用噴鍍法、蒸鍍法等淀積Al等組成的導(dǎo)電薄膜99。進(jìn)而，在導(dǎo)電薄膜99上淀積光刻膠膜104。然后，用圖44所示的第3中間掩模82b對(duì)光刻膠膜104制作圖案，將制作圖案后的光刻膠膜104作為掩模，用RIE有選擇地去除導(dǎo)電薄膜99，以形成包含第k+1終端區(qū)1301和第k+1線部1302的第k+1布線130。如圖57的截面圖和圖58的俯視圖所示。接著，利用CVD法在第k+1層間絕緣膜95上淀積第k+2層間絕緣膜97，并且用CMP等使表面平坦。
利用以上的工序完成本發(fā)明實(shí)施方式2的半導(dǎo)體集成電路。根據(jù)本發(fā)明實(shí)施方式1的半導(dǎo)體集成電路，在具有傾斜配置成對(duì)一布線按順時(shí)針回轉(zhuǎn)或逆時(shí)針回轉(zhuǎn)形成“鈍角”的布線的布線層(第k布線110和第k+1布線130)的布線重疊部分配置多個(gè)通路插件1201和通路1202。因此，與在具有90度交叉的布線交叉部位配置通路圖案時(shí)相比，不容易產(chǎn)生布線縮短造成的通路缺損，能制造可靠性高的半導(dǎo)體集成電路。由圖1所示的最佳通路置換部將通路插件1201、1202的尺寸置換成考慮與周圍存在的通路的配置關(guān)系的尺寸的最佳通路，因而不容易產(chǎn)生曝光不充分造成的通路缺損，可制造使可靠性進(jìn)一步提高的半導(dǎo)體集成電路。
實(shí)施方式3自動(dòng)設(shè)計(jì)裝置如圖59所示，本發(fā)明實(shí)施方式3的自動(dòng)設(shè)計(jì)裝置是一種計(jì)算機(jī)系統(tǒng)，具有受理操作者輸入的數(shù)據(jù)和命令等的輸入裝置3、執(zhí)行布局設(shè)計(jì)等各種運(yùn)算的運(yùn)算處理部(CPU)1b、輸出裝置4、主存儲(chǔ)裝置2b、程序存儲(chǔ)裝置5和數(shù)據(jù)存儲(chǔ)裝置6。將主存儲(chǔ)裝置2b、輸入裝置3、輸出裝置4、程序存儲(chǔ)裝置5和數(shù)據(jù)存儲(chǔ)裝置6分別連接CPU1b。CPU1b具有最佳通路列表編制手段10、布局設(shè)計(jì)手段20a、最佳通路置換手段30和違反設(shè)計(jì)判定手段40。
布局設(shè)計(jì)手段20b具有單元設(shè)計(jì)部21、布線設(shè)計(jì)部22、斜布線設(shè)計(jì)部22a、通路設(shè)計(jì)部23和虛設(shè)圖案設(shè)計(jì)部24。虛設(shè)圖案設(shè)計(jì)部24如圖60(a)所示，具有虛設(shè)圖案設(shè)計(jì)信息提取部24A、第1層虛設(shè)圖案設(shè)計(jì)部24B、第2層虛設(shè)圖案設(shè)計(jì)部24C、……、下層(k層)虛設(shè)圖案設(shè)計(jì)部24X、上層(k+1層)虛設(shè)圖案設(shè)計(jì)部24Y。
虛設(shè)圖案設(shè)計(jì)信息提取部24A從主存儲(chǔ)裝置2b提取虛設(shè)圖案的形狀信息和設(shè)計(jì)信息等。如圖64所示，第1層虛設(shè)圖案設(shè)計(jì)部24B、第2層虛設(shè)圖案設(shè)計(jì)部24C、……、下層(k層)虛設(shè)圖案設(shè)計(jì)部24X、上層(k+1層)虛設(shè)圖案設(shè)計(jì)部24Y將八角形的虛設(shè)圖案140Da1、140Da2、……、140g6、……配置在與第1布線110D相同的平面。
下層(k層)虛設(shè)圖案設(shè)計(jì)部24X如圖60(b)所示，還具有下層(k層)虛設(shè)圖案產(chǎn)生部24X1、下層(k層)虛設(shè)圖案修正部24X2和下層(k層)虛設(shè)布線產(chǎn)生部24X3。如圖62所示，下層(k層)虛設(shè)圖案產(chǎn)生部24X1使配置在半導(dǎo)體集成電路裝置內(nèi)的存儲(chǔ)器內(nèi)虛擬配置的布局的第1布線110D上陣列狀產(chǎn)生八角形的虛設(shè)圖案140Da1、140Da2、……、140g6、……。下層(k層)虛設(shè)圖案修正部24X2如圖23和圖64所示，從虛設(shè)圖案140Da1、140Da2、……、140g6、……中提取違反設(shè)計(jì)的虛設(shè)圖案140Da3、140Da4、……、140f6、……，將其從布局上刪除。下層(k層)虛設(shè)布線產(chǎn)生部24X3如圖65所示，連接相鄰的虛設(shè)圖案140Da1、140Da2、……、140g6、……，并配置虛設(shè)布線140DA、140DB、……、140C、……。
主存儲(chǔ)裝置2b具有庫信息存放部50b、最佳通路列表存放部55、布局設(shè)計(jì)信息存放部60b和違反設(shè)計(jì)判斷信息存放部70。庫信息存放部50b具有單元形狀信息存放部51、布線形狀信息存放部52、斜布線形狀信息存放部52a、通路形狀信息存放部53和虛設(shè)圖案形狀信息存放部，存放布局設(shè)計(jì)所需的單元、布線、通路、虛設(shè)圖案各自的形狀信息。
布局設(shè)計(jì)信息存放部60b具有單元設(shè)計(jì)信息存放部61、布線設(shè)計(jì)信息存放部62、斜布線設(shè)計(jì)信息處罰部62a、通路設(shè)計(jì)信息存放部63和虛設(shè)圖案設(shè)計(jì)信息存放部64，存放布局設(shè)計(jì)所需的單元、布線、通路、虛設(shè)圖案各自的基本設(shè)計(jì)信息。此外，與圖29所示的自動(dòng)設(shè)計(jì)裝置相同，因而省略重復(fù)的記述。
從下文的自動(dòng)設(shè)計(jì)裝置的設(shè)計(jì)方法的說明會(huì)進(jìn)一步明確，根據(jù)實(shí)施方式3的自動(dòng)設(shè)計(jì)裝置，虛設(shè)圖案設(shè)計(jì)部24在與作為第k層布線的第1布線110D相同的層上配置八角形的虛設(shè)圖案140Da1、140Da2、……、140g6、……，因而第k層的布線層的疏密分布一定，淀積在上層的層間絕緣膜容易平坦。又與八角形虛設(shè)圖案140Da1、140Da2、……、140g6、……連在一起形成虛設(shè)布線140DA、140DB、……、140DC、……。因此，如圖66所示，不產(chǎn)生以往在具有斜圖形的布線層上配置虛設(shè)圖案或虛設(shè)布線時(shí)發(fā)生在線段最小長度出現(xiàn)處附近的“棘狀圖形”，能提供使用對(duì)違反設(shè)計(jì)的修改少的布局的半導(dǎo)體集成電路。
自動(dòng)設(shè)計(jì)方法接著，用圖71的流程圖說明實(shí)施方式3的自動(dòng)設(shè)計(jì)方法。
(a)首先，在圖71的步驟S201中，通過輸入裝置3在單元形狀信息存放部51登記已記錄邏輯單元、功能塊等各種形狀信息的單元形狀信息，作為布局設(shè)計(jì)所需的庫信息。通過輸入裝置3將已記錄布線圖案的形狀和尺寸等各種形狀信息的布線形狀信息登記到布線形狀信息出存放部52。將已記錄斜布線圖案的形狀和尺寸等各種形狀信息的斜布線形狀信息通過輸入裝置3登記到斜布線形狀信息存放部52a。通過輸入裝置3將已記錄的正方形通路、長方形通路、多角形通路等各種形狀信息的通路形狀信息登記到通路形狀信息存放部53。通過輸入裝置3將已記錄八角形虛設(shè)圖案形狀信息的虛設(shè)圖案形狀信息登記到虛設(shè)圖案形狀信息存放部54。
(b)接著，步驟S203中，最佳通路列表編制手段10讀出通路形狀信息存放部53和通路設(shè)計(jì)信息存放部63存放的通路形狀信息和通路設(shè)計(jì)信息，按照?qǐng)D15所示的流程圖編制定義根據(jù)布局設(shè)計(jì)手段20b能設(shè)計(jì)的全部概略設(shè)定通路的配置環(huán)境優(yōu)化的尺寸和形狀的最佳通路列表。
(c)接著，步驟S211中，單元設(shè)計(jì)部21從單元形狀信息存放部51提取所需單元的形狀信息，讀出單元設(shè)計(jì)信息存放部61存放的設(shè)計(jì)信息，在自動(dòng)設(shè)計(jì)裝置的存儲(chǔ)器空間內(nèi)虛擬設(shè)置的半導(dǎo)體芯片區(qū)上設(shè)計(jì)I/O單元、基本單元、宏單元等邏輯單元、基本塊。接著，步驟S213中，斜布線設(shè)計(jì)部22從布線形狀信息存放部52提取需要的布線的形狀信息，讀出布線設(shè)計(jì)信息存放部62存放的設(shè)計(jì)信息，配置半導(dǎo)體芯片區(qū)配置的電源布線、時(shí)鐘布線或半導(dǎo)體芯片區(qū)上層的層間絕緣膜中配置的信號(hào)布線等。
(d)接著，步驟S215中，通路設(shè)計(jì)部23從通路形狀信息存放部53提取需要的形狀信息，讀出通路設(shè)計(jì)信息存放部63存放的設(shè)計(jì)信息和步驟S113中執(zhí)行的布線信息，配置使第1布線110D和第2布線130D之間連接的概略設(shè)定通路120D1、120D2。接著，步驟S217中，虛設(shè)圖案設(shè)計(jì)部24按照后面闡述的圖72所示的流程圖，在步驟S213中已布線的布線層上配置虛設(shè)圖案或虛設(shè)布線后，進(jìn)至步驟S121。步驟S121及其后與圖14所示的流程圖相同，因而省略說明。
接著，按照?qǐng)D72所示的流程圖說明實(shí)施方式3的虛設(shè)圖案設(shè)計(jì)方法。
(a)圖72的步驟S217a中，圖60的虛設(shè)圖案設(shè)計(jì)信息提取部24A提取布局上配置的例如圖61所示的布線布局信息，并分別從圖59的虛設(shè)圖案形狀信息存放部54和虛設(shè)圖案設(shè)計(jì)信息存放部64對(duì)已提取的布局信息提取滿足設(shè)計(jì)基準(zhǔn)的八角形虛設(shè)圖案的形狀信息和設(shè)計(jì)信息。
(b)接著，步驟S217b中，如圖62所示，圖60(b)的下層(k層)虛設(shè)圖案產(chǎn)生部24X1以布局上形成的柵Xp-1、Xp、Xp+1、……和柵Yp-2、Yp-1、Yp、……為基礎(chǔ)，在布局上陣列狀產(chǎn)生八角形的虛設(shè)圖案140Da1、140Da2、……、140g6、……。接著，步驟S217c中，圖60(b)的下層(k層)虛設(shè)圖案修正部24X2刪除產(chǎn)生違反設(shè)計(jì)的虛設(shè)圖案，即重疊在圖63的第1布線110D上形成的虛設(shè)圖案140Da3、140Da4、140Db1～140Da4、140Dc1、140Dc2、140Dc3、140Dc4、140Dd2、140Dd3、140Dd5、140Dd6、140De1～140De3、140Df1～140Df6。結(jié)果，取得圖64所示的布局。
(c)接著，步驟S217d中，下層(k層)虛設(shè)布線產(chǎn)生部24X3讀出由輸入裝置3預(yù)先輸入的設(shè)計(jì)信息，并判斷是否陣列狀配置虛設(shè)圖案。陣列狀配置虛設(shè)圖案140Da1、140Da2、……、140g6、……時(shí)，結(jié)束作業(yè)。未陣列狀配置時(shí)，進(jìn)至步驟S217e。步驟S217e中，如圖65所示，下層(k層)虛設(shè)布線產(chǎn)生部24X3通過分別連接相鄰配置的虛設(shè)圖案140Da1、140Da2、……、140g6、……，形成虛設(shè)布線150DA、150DB、……、150DC、……。
(d)圖65中，形成分別連接虛設(shè)圖案140Da1、140Da2的虛設(shè)布線150DA。形成分別連接虛設(shè)圖案140Da5、140Da6、140Db5、140Db6、140Dc6、的虛設(shè)布線150DB。形成連接虛設(shè)圖案140Dc1、和未示出的虛設(shè)圖案的虛設(shè)布線150DC。形成分別連接虛設(shè)布線43、虛設(shè)圖案140Dg1～140Dg6、的虛設(shè)布線150DE，其中虛設(shè)布線43分別連接140Dc3、140Dd4、140De4、140De5、140De6。
利用以上的步驟可實(shí)現(xiàn)實(shí)施方式3的自動(dòng)設(shè)計(jì)方法。根據(jù)實(shí)施方式3的自動(dòng)設(shè)計(jì)方法，虛設(shè)圖案設(shè)計(jì)部24在與作為第k層布線的第1布線110D相同的層上配置八角形的虛設(shè)圖案140Da1、140Da2、……、140g6、……，因而第k層的布線層的圖案的疏密分布一定淀積在上層的層間絕緣膜容易平坦。又與八角形虛設(shè)圖案140Da1、140Da2、……、140g6、……連在一起形成虛設(shè)布線140DA、140DB、……、140c、……。因此，如圖66所示，不產(chǎn)生以往在具有斜圖形的布線層上配置虛設(shè)圖案或虛設(shè)布線時(shí)發(fā)生在線段最小長度出現(xiàn)處附近的“棘狀圖形”，能提供使用對(duì)違反設(shè)計(jì)的修改少的布局的半導(dǎo)體集成電路。
虛設(shè)圖案140Da1、140Da2、……、140g6、……的配置位置不限于陣列狀，也可為圖67所示的配置。這時(shí)，如圖67所示，下層(k層)虛設(shè)圖案修正部24X2分別刪除違反設(shè)計(jì)的虛設(shè)圖案140Da2、140Da3、140Db1～140Db4、140Dc1～140Dc4、……、140Dd1、140Dd2、140Dd4、140Dd5、140De1、140De2、140De4、140Dfl～140Df3、140Df5、140Dg1～140Dg3、140Dh1～140Dh5、140Di2、～140Di4。結(jié)果，取得圖69所示的布局。又，如圖70所示，可分別延長周邊虛設(shè)圖案140Da1、140Da4、140Db5、140Dd3、140De3、140Df4、140Dg4、140Di1、140Dj1～140Dj5，以形成虛設(shè)布線140DA、140DB、140DD、140DE。
圖73是示出實(shí)施方式3的中間掩模83的極少一部分的實(shí)例，圖74示出一例用圖73的中間掩模83在第k層間絕緣膜93形成第k布線110和虛設(shè)圖案140Da1、140Da2、……、140Dg6、……的半導(dǎo)體集成電路。根據(jù)圖74所示嘚半導(dǎo)體集成電路，由于在與第k布線相同的層上具有八角形的虛設(shè)布線圖案140Dd4、140Dg3，布線層的圖案疏密一定，在布線層的上層形成的層間絕緣膜容易平坦。因此，使半導(dǎo)體集成電路為多層布線結(jié)構(gòu)時(shí)，通過掩模對(duì)準(zhǔn)圖73所示那樣的具有八角形虛設(shè)圖案的中間掩模的投影像進(jìn)行制造，能提供平坦性高的半導(dǎo)體集成電路。
實(shí)施方式4自動(dòng)設(shè)計(jì)裝置如圖75所示，本發(fā)明實(shí)施方式4的自動(dòng)設(shè)計(jì)裝置是一種計(jì)算機(jī)系統(tǒng)，具有受理操作者輸入的數(shù)據(jù)和命令等的輸入裝置3、執(zhí)行布局設(shè)計(jì)等各種運(yùn)算的運(yùn)算處理部(CPU)1c、輸出布局結(jié)果等的輸出裝置4、存放半導(dǎo)體集成電路布局設(shè)計(jì)所需的規(guī)定數(shù)據(jù)等的主存儲(chǔ)裝置2c、程序存儲(chǔ)裝置5和數(shù)據(jù)存儲(chǔ)裝置6。將主存儲(chǔ)裝置2c、輸入裝置3、輸出裝置4、程序存儲(chǔ)裝置5和數(shù)據(jù)存儲(chǔ)裝置6分別連接CPU1c。
CPU1c具有最佳通路列表編制手段10、布局設(shè)計(jì)手段20c、最佳通路置換手段30和違反設(shè)計(jì)判定手段40。布局設(shè)計(jì)手段20c具有單元設(shè)計(jì)部21、布線設(shè)計(jì)部22、斜布線設(shè)計(jì)部22a、通路設(shè)計(jì)部23和斜單元設(shè)計(jì)部26。“斜單元”例如，如圖77所示，表示規(guī)定外形的四角形的一組對(duì)角為銳角的單元，即外形為平行四邊形的單元。斜單元設(shè)計(jì)部26在自動(dòng)設(shè)計(jì)裝置的存儲(chǔ)器空間內(nèi)虛擬設(shè)置的半導(dǎo)體集成電路芯片區(qū)上配置平行四邊形的I/O單元、基本單元、宏單元等邏輯單元、功能塊，從而形成圖78～圖80所示的主芯片902a～902c。
主存儲(chǔ)裝置2c具有庫信息存放部50c、最佳通路列表存放部55、布局設(shè)計(jì)信息存放部60c和違反設(shè)計(jì)判斷信息存放部70。庫信息存放部50c具有單元形狀信息存放部51、斜單元形狀信息存放部56布線形狀信息存放部52和通路形狀信息存放部53。斜單元形狀信息存放部56除存放例如設(shè)計(jì)外角θ為45度的平行四邊形的基本單元910用的形狀信息外，還存放設(shè)計(jì)平行四邊形的I/O單元形狀、平行四邊形的宏單元形狀等所需的形狀信息。布局設(shè)計(jì)信息存放部60c具有單元設(shè)計(jì)信息存放部61、斜單元存放部65、布線設(shè)計(jì)信息存放部62和通路設(shè)計(jì)信息存放部63。斜單元設(shè)計(jì)信息存放部65存放例如設(shè)計(jì)圖78～圖80所示的主芯片902a、902b、903b所需的設(shè)計(jì)信息。
從下文對(duì)自動(dòng)設(shè)計(jì)裝置的設(shè)計(jì)方法的說明會(huì)進(jìn)一步明確，根據(jù)實(shí)施方式4的自動(dòng)設(shè)計(jì)裝置，由于在芯片區(qū)上配置平行四邊形的單元，單元中應(yīng)用斜布線時(shí)的設(shè)計(jì)變得容易。通過將單元的形狀從以往的長方形改為平行四邊形，能擴(kuò)大柵極的寬度，而不改變單元寬度，所以在擴(kuò)大的區(qū)域配置新布線，則能使半導(dǎo)體集成電路的電源密度增大。
自動(dòng)設(shè)計(jì)方法接著，用圖76的流程圖說明實(shí)施方式4的自動(dòng)設(shè)計(jì)方法，以下所示的自動(dòng)設(shè)計(jì)方法示出配置圖77所示斜基本單元910作為配置在元件形成區(qū)上的基本單元的設(shè)計(jì)方法的實(shí)例，但如圖79所示，除基本單元外，當(dāng)然也可使I/O單元901的外形為平行四邊形，或使宏單元903的外形為平行四邊形。
(a)首先，在圖76的步驟S301中，通過輸入裝置3在單元形狀信息存放部51登記已記錄邏輯單元、功能塊等各種形狀信息的單元形狀信息，作為布局設(shè)計(jì)所需的庫信息。通過輸入裝置3將有關(guān)斜單元的形狀信息存放到斜單元形狀信息存放部56。通過輸入裝置3將已記錄布線圖案的形狀和尺寸等各種形狀信息的布線形狀信息登記到布線形狀信息出存放部52。通過輸入裝置3將已存儲(chǔ)正方形通路、長方形通路、多角形通路等各種形狀信息的通路形狀信息登記到通路形狀信息存放部53。
(b)接著，步驟S303中，最佳通路列表編制手段10讀出通路形狀信息存放部53和通路設(shè)計(jì)信息存放部63存放的通路形狀信息和通路設(shè)計(jì)信息，按照?qǐng)D15所示的流程圖編制定義根據(jù)布局設(shè)計(jì)手段20c能設(shè)計(jì)的全部概略設(shè)定通路的配置環(huán)境優(yōu)化的尺寸和形狀的最佳通路列表。
(c)接著，步驟S310中，進(jìn)行布局設(shè)計(jì)。即，步驟S311中，單元設(shè)計(jì)部21在自動(dòng)設(shè)計(jì)裝置的存儲(chǔ)器空間內(nèi)虛擬設(shè)置的半導(dǎo)體芯片區(qū)上配置I/O單元、基本單元、宏單元等邏輯單元、基本塊。首先，在步驟S311a中，單元設(shè)計(jì)部21從單元形狀信息存放部51和斜單元形狀信息存放部56提取所需單元的形狀信息。步驟S313b中，如圖79所示，單元設(shè)計(jì)部21配置I/O單元901，使其沿芯片區(qū)的周邊包圍芯片區(qū)。接著，單元設(shè)計(jì)部21在周圍被I/O單元包圍的芯片區(qū)上配置宏單元903。
(d)接著，步驟S313c中，單元設(shè)計(jì)部21根據(jù)步驟S311a中提取的設(shè)計(jì)信息判斷是否使芯片區(qū)上配置的基本單元的形狀為斜單元。配置斜單元時(shí)，進(jìn)至步驟S313d，在I/O單元901包圍的芯片區(qū)上的宏單元903的周圍列狀配置按四邊形定義外形的多個(gè)基本單元910。配置基本單元910的位置如圖79所示，可配置成對(duì)列狀排列在芯片區(qū)周圍的I/O單元901形成的列平行或垂直，也可如圖80所示，配置成對(duì)列狀排列在芯片區(qū)周圍的I/O單元901形成的列傾斜。不使基本單元的形狀為斜單元時(shí)，在步驟S313e中，將一般用的四角形單元配置在芯片區(qū)上，進(jìn)至步驟S315。
步驟S315～S330與圖14所示的步驟S115～S130相同，因而省略重復(fù)的說明。根據(jù)實(shí)施方式4的自動(dòng)設(shè)計(jì)方法，單元設(shè)計(jì)部21在自動(dòng)設(shè)計(jì)裝置的虛擬芯片區(qū)上配置斜單元形狀信息存放部56存放的平行四邊形的斜單元，因而對(duì)單元的上層應(yīng)用斜布線時(shí)的設(shè)計(jì)變得容易。通過將單元的形狀從以往的長方形改為平行四邊形，能擴(kuò)大柵極的寬度，而不改變單元寬度，所以在擴(kuò)大的柵極區(qū)域配置新布線，則能使半導(dǎo)體集成電路的電源密度增大。
中間掩模組圖81(a)示出一例可基于實(shí)施方式4的自動(dòng)設(shè)計(jì)裝置設(shè)計(jì)的基本單元910的CAD數(shù)據(jù)。作為比較例，圖81(b)和圖81(c)示出以對(duì)以往的自動(dòng)設(shè)計(jì)裝置進(jìn)行讀出的方式可設(shè)計(jì)的基本單元910x、910y。圖81(a)～圖81(c)根據(jù)相同條件的接線要求進(jìn)行驅(qū)動(dòng)能力的比較。圖81(a)所示的基本單元910具有外形為平行四邊形的p+型半導(dǎo)體區(qū)913和n+型半導(dǎo)體區(qū)915，并且在p+型半導(dǎo)體區(qū)913和n+型半導(dǎo)體區(qū)915周圍配置I/O單元901。柵極911在p+型半導(dǎo)體區(qū)913和n+型半導(dǎo)體區(qū)915上延伸。柵極911的上層配置布線917a、917b、918a、918b、919a、919b。
以往，是圖81(b)所示的基本單元910x的驅(qū)動(dòng)能力提高1.5倍時(shí)，如圖81(c)所示，使基本單元910y的單元寬度L y比基本單元910x的寬度大1.5倍。然而，從圖81(c)可知，加大基本單元910x的單元寬度L y時(shí)，有時(shí)導(dǎo)致配置在基本單元910y上的布線917的集成度降低。
反之，使用圖81a()所示的實(shí)施方式4的基本單元910時(shí)，通過傾斜配置柵極911，能擴(kuò)大柵極寬度，而不改變基本單元910的單元寬度Lx。圖81(a)所示的基本單元910與驅(qū)動(dòng)能力增加1.5倍前的圖81(b)的基本單元910x相比，電源布線密度相同。圖81(a)所示的基本單元910又由于通過傾斜配置柵極911，放置布線的空間增加，在空白的空間敷設(shè)新布線，能實(shí)現(xiàn)比圖81(b)所示的基本單元910x電源密度高的布線。
比較橫割圖81(a)～圖81(c)所示的實(shí)線X、Y、Z的橫向布線數(shù)。圖81(a)所示的基本單元910橫割實(shí)線X的布線為2根(布線917a、918b)，橫割實(shí)線Y的布線為1根(布線917a)，橫割實(shí)線Z的布線為2根(布線918a、918b)。反之，圖81(b)所示的比較例，其橫割實(shí)線X的布線為2根(布線917ax、918ax)，橫割實(shí)線Y的布線為3根(布線917ax、918ax、919bx)，橫割實(shí)線Z的布線為2根(布線917ax、919ay)，可判明通過使用圖81a()所示的基本單元910，柵極長度方向的布線重疊少。根據(jù)實(shí)施方式4的自動(dòng)設(shè)計(jì)方法，通過在柵極長度方向空白的空間配置組合正交布線和斜布線的新布線，能提供謀求提高電源密度的半導(dǎo)體集成電路。
半導(dǎo)體集成電路圖77～圖80示出根據(jù)可利用實(shí)施方式4的自動(dòng)設(shè)計(jì)裝置設(shè)計(jì)的CAD數(shù)據(jù)，能制造的半導(dǎo)體集成電路的基本單元910和主芯片902a～902c的實(shí)例。如圖77所示，基本單元910為外角θ等于45度的平行四邊形，具有柵極911、p+型半導(dǎo)體區(qū)913和n+型半導(dǎo)體區(qū)915?？捎蓀+型半導(dǎo)體區(qū)913和柵極911構(gòu)成p溝道MOS晶體管(pMOS晶體管)。可由n+型半導(dǎo)體區(qū)915和柵極911構(gòu)成n溝道MOS晶體管(nMOS晶體管)。通過在半導(dǎo)體襯底90的芯片區(qū)配置圖77所示的基本單元910，在基本單元910的周邊部的芯片區(qū)配置I/O單元901，能構(gòu)成圖78所示的主芯片902a。
如圖79所示，通過在周邊部配置I/O單元901的芯片區(qū)配置宏單元903，在已配置I/O單元901和宏單元903的半導(dǎo)體襯底90的芯片區(qū)的剩余區(qū)域配置對(duì)I/O單元901形成的列平行或垂直的多個(gè)基本單元910，能構(gòu)成主芯片902b。又，如圖80所示，通過在已配置I/O單元901和宏單元903的芯片區(qū)的剩余區(qū)，往對(duì)I/O單元901形成的列傾斜45度的方向配置多個(gè)基本單元，能構(gòu)成主芯片902c。
根據(jù)實(shí)施方式4的自動(dòng)設(shè)計(jì)裝置，在半導(dǎo)體襯底90的元件形成區(qū)配置按平行四邊形定義外形的基本單元910。通過將基本單元910的形狀從以往的長方形改為平行四邊形，能擴(kuò)大柵極寬度，而不改變單元寬度，所以可通過在擴(kuò)大的柵極區(qū)配置新布線，謀求提高半導(dǎo)體集成電路的電源密度。又，結(jié)合平行四邊形的基本單元910的形狀適當(dāng)進(jìn)行斜布線，使完成的布線進(jìn)一步增多，因而能提供電源密度高的半導(dǎo)體集成電路。
接著，說明實(shí)施方式4的半導(dǎo)體集成電路的基本單元910的制造方法。圖82～圖94示出圖77的基本單元910從V-V方向看的實(shí)例。下面所示的基本單元的制造方法是一個(gè)例子，當(dāng)然可利用其它各種制造方法(包括本例的變換例)實(shí)現(xiàn)。
(a)如圖82所示，利用熱氧化法等在半導(dǎo)體襯底90的表面形成氧化硅膜(SiO2膜)150。然后，用CVD法在氧化硅膜150上生長氮化硅膜(Si3N4膜)151。在該氮化硅膜151上涂敷光刻膠膜152后，如圖83所示，利用光刻制版技術(shù)對(duì)光刻膠膜152制作圖案，以形成開口部153A、153B、153C。
(b)接著，將制作圖案后的光刻膠膜152作為掩模，進(jìn)行反應(yīng)性離子蝕刻(RIE)，有選擇地去除半導(dǎo)體襯底90，以分別形成元件隔離形成槽154A、154B、154C。接著，如圖84所示，去除光刻膠膜152后，如圖85所示，利用CVD將氧化膜155填入元件隔離形成槽154A、154B、154C內(nèi)部。接著，利用CMP法研磨氧化膜155的表面，使其平坦。
(c)接著，如圖86所示，對(duì)半導(dǎo)體襯底90表面的氮化硅膜151作濕蝕刻，進(jìn)行替代性氧化。接著，如圖87所示，在半導(dǎo)體襯底90上形成利用光刻制版技術(shù)制作圖案的光刻膠膜156，并且將硼(B)等p型雜質(zhì)離子有選擇地注入半導(dǎo)體襯底90的內(nèi)部后，用剝離劑等去除光刻膠膜156。
(d)進(jìn)而，如圖88所示，在半導(dǎo)體襯底90上形成利用光刻制版技術(shù)制作圖案的光刻膠膜157，并且將磷(P+)或砷(As+)等n型雜質(zhì)離子有選擇地注入半導(dǎo)體襯底90的內(nèi)部后，用剝離劑等去除光刻膠膜157。接著，用濕蝕刻去除替代性氧化氮化膜(替代性氧化膜)151，并對(duì)進(jìn)行離子注入后的雜質(zhì)離子作熱處理(驅(qū)入)后，如圖89所示，在半導(dǎo)體襯底90的內(nèi)部分別形成p阱90a和n阱90b，而不去除半導(dǎo)體襯底90的表面上形成的熱氧化膜(未示出)。
(e)進(jìn)而，在半導(dǎo)體襯底90的表面形成柵氧化膜158，并利用CVD法在整個(gè)柵氧化膜158上淀積多晶硅膜159。接著，將利用光刻制版技術(shù)制圖案的光刻膠膜160形成在多晶硅膜159上。將該光刻膠膜160作為掩模，利用光刻制版法或異向性蝕刻法有選擇地去除多晶硅膜159，從而形成柵極911。然后，利用剝離劑去除柵極911上形成的光刻膠膜160。
(f)接著，由圖91所示，在n阱90b上形成利用光刻制版技術(shù)制作圖案的光刻膠膜161，將光刻膠膜161和p阱90a上的柵極911作為掩模，有選擇地注入P+或As+等n型雜質(zhì)離子。然后，利用剝離劑去除光刻膠膜161。
(g)接著，如圖92所示，在p阱90a上形成利用光刻制版技術(shù)制作圖案光刻膠膜162，將光刻膠膜161和n阱上的柵極911作為掩模，有選擇地注入B等p型雜質(zhì)離子。然后，利用剝離劑去除光刻膠膜162。
(h)接著，利用熱處理(RTA)使雜質(zhì)離子激活并擴(kuò)散，而且如圖93所示，分別形成n+型或p+型源極/漏極區(qū)913、915，從而形成n溝道MOS晶體管和p溝道MOS晶體管。接著，使柵極911的上表面硅化后，在整個(gè)面上生長接觸止蝕層163。
(i)接著，利用CVD法在接觸止蝕層163上淀積第1層間絕緣膜92，并且如圖94所示，利用CMP研磨第k層間絕緣膜93的表面，使其平坦。然后，在第k層間絕緣膜93中形成連接晶體管用的接觸孔，并利用銅(Cu)等填入需要的布線，從而可制造實(shí)施方式4基本單元910。
如果在半導(dǎo)體襯底90的元件形成區(qū)配置圖94所示的基本單元910，就取得圖95所示的半導(dǎo)體集成電路。圖95的第1層間絕緣膜92的上層結(jié)構(gòu)與圖46所示的半導(dǎo)體集成電路相同。根據(jù)使用實(shí)施方式4的基本單元910的半導(dǎo)體集成電路，由于在半導(dǎo)體襯底90的元件形成區(qū)配置一組對(duì)角為45度的平行四邊形的基本單元910，在基本單元910的上層配置斜布線時(shí)的設(shè)計(jì)變得容易。通過使以往為長方形的基本單元910的形狀成為平行四邊形，能擴(kuò)大柵極寬度，而不改變基本單元的單元寬度。因此，通過在擴(kuò)大的柵極上配置新布線，能提供電源密度高的半導(dǎo)體集成電路。
其他實(shí)施方式已如上文那樣利用實(shí)施方式1～4記述了本發(fā)明，但不應(yīng)理解為構(gòu)成該揭示的一部分的論述和附圖限定本發(fā)明。本領(lǐng)域的技術(shù)人員從該揭示會(huì)明白各種替換實(shí)施方式、實(shí)施例和運(yùn)用技術(shù)。例如，通路或通路插件不僅使相鄰的2個(gè)布線層之間連接，而且也可以是貫通多個(gè)布線層的堆疊通路或堆疊通路插件。因此，本發(fā)明的技術(shù)范圍僅由根據(jù)上述說明妥善提出的權(quán)利要求書的發(fā)明特定事項(xiàng)限定。
權(quán)利要求
1.一種中間掩模組，其特征在于，具備具有包含帶狀的第1終端區(qū)圖案的第1布線圖案的第1中間掩模、具有投影在所述第1終端區(qū)圖案的投影像區(qū)的多個(gè)通路圖案的第2中間掩模、以及具有投影在所述第1終端區(qū)圖案的投影像與所述通路圖案的投影像重疊的區(qū)域，包含與所述第1終端區(qū)圖案同方向延伸的帶狀的第2終端區(qū)圖案和連接于所述第2終端區(qū)圖案的端部且對(duì)所述第2終端區(qū)圖案的延伸方向傾斜延伸的帶狀的第2線部圖案的第2布線圖案的第3中間掩模。
2.如權(quán)利要求1中所述的中間掩模組，其特征在于，將所述多個(gè)通路圖案配置在避開所述第2終端區(qū)圖案與所述第2線路圖案的連接部分進(jìn)行投影的位置。
3.如權(quán)利要求1或2中所述的中間掩模組，其特征在于，所述通路圖案為8角形。
4.如權(quán)利要求1至3中任一項(xiàng)權(quán)利要求所述的中間掩模組，其特征在于，所述第1中間掩模還包含配置成與所述第1布線圖案分開的8角形虛設(shè)圖案。
5.一種半導(dǎo)體集成電路，其特征在于，具有包含帶狀的第1終端區(qū)的第1布線、配置在所述第1布線上的層間絕緣膜、埋入所述層間絕緣膜，并且連接于所述第1終端區(qū)的多個(gè)通路插件、以及在所述層間絕緣膜上往所述第1終端區(qū)的延伸方向延伸成，與所述第1終端區(qū)重疊，并且包含連接于所述多個(gè)通路插件的帶狀的第2終端區(qū)和連接于所述第2終端區(qū)的端部，對(duì)所述第2終端區(qū)的延伸方向傾斜延伸的帶狀的第2線部的第2布線。
6.如權(quán)利要求5中所述的半導(dǎo)體集成電路，其特征在于，包含在與配置所述第1布線的層相同的層或與配置所述第2布線的層相同的層上配置成離開所述第1布線或所述第2布線的虛設(shè)圖案。
7.如權(quán)利要求5或6中所述的半導(dǎo)體集成電路，其特征在于，在所述第1布線連接由一組對(duì)角分別為銳角的4角形規(guī)定外形的單元。
8.一種自動(dòng)設(shè)計(jì)裝置，其特征在于，具有配置單元，存放電連接于所述單元的多個(gè)布線層與所述多個(gè)布線層之間的概略設(shè)定通路的形狀信息的庫信息存放部、存放所述單元、所述多個(gè)布線層和所述概略設(shè)定通路的設(shè)定信息的布局設(shè)計(jì)信息存放部、從所述庫信息存放部和所述布局設(shè)計(jì)信息存放部讀出所述形狀信息和所述設(shè)計(jì)信息，并根據(jù)所述概略設(shè)定通路的周圍能存在的圖形環(huán)境編制分別優(yōu)化所述概略設(shè)定通路的尺寸和形狀的最佳通路的列表的最佳通路列表編制手段、存放所述最佳通路列表的最佳通路列表存放部、從所述庫信息存放部和所述布局設(shè)計(jì)信息存放部讀出所述形狀信息和所述設(shè)計(jì)信息，并且配置所述單元，在所述單元配置多個(gè)布線層和所述概略設(shè)定通路，以自動(dòng)設(shè)計(jì)半導(dǎo)體集成電路布局的布局設(shè)計(jì)手段、以及從所述布局提取所述概略設(shè)計(jì)通路，置換成所述最佳通路列表存放部存放的所述最佳通路的最佳通路置換手段。
9.如權(quán)利要求8中所述自動(dòng)設(shè)計(jì)裝置，其特征在于，所述最佳通路列表編制手段包含從所述庫信息存放部和所述布局設(shè)計(jì)信息存放部讀出所述概略設(shè)定通路的所述形狀信息和所述設(shè)計(jì)信息并編制所述布局設(shè)計(jì)手段能設(shè)計(jì)的所述概略設(shè)定通路的全部通路配置圖案的通路配置圖案設(shè)計(jì)部、執(zhí)行考慮所述通路配置圖案的所述概略設(shè)定通路和所述概略設(shè)定通路的周圍存在的相鄰?fù)返呐渲铆h(huán)境的光刻制版模擬并決定優(yōu)化所述概略設(shè)定通路的尺寸和形狀的最佳通路信息的光刻制版模擬執(zhí)行部、以及根據(jù)所述圖形環(huán)境和所述最佳通路信息編制所述最佳通路列表的最佳通路列表編制手段。
10.如權(quán)利要求8或9所述的自動(dòng)設(shè)計(jì)裝置，其特征在于，所述庫信息存放部包含存放配置在所述布線層周圍的虛設(shè)圖案的形狀信息的虛設(shè)圖案形狀信息存放部，所述布局設(shè)計(jì)信息包含存放所述虛設(shè)圖案的設(shè)計(jì)信息的虛設(shè)圖案設(shè)計(jì)信息存放部，所述布局設(shè)計(jì)手段還包含讀出所述虛設(shè)圖案的所述形狀信息和所述設(shè)計(jì)信息，并且在所述布線層周圍將所述虛設(shè)圖案配置成與所述布線層隔開用的虛設(shè)圖案設(shè)計(jì)部。
11.一種自動(dòng)設(shè)計(jì)方法，其特征在于，具有庫信息存放部配置單元，存放電連接于所述單元的多個(gè)布線層和所述多個(gè)布線層之間的概略設(shè)定通路的形狀信息的步驟、布局設(shè)計(jì)信息存放部存放所述單元、所述多個(gè)布線層和所述概略設(shè)定通路的設(shè)計(jì)信息的步驟、最佳通路列表編制手段從所述庫信息存放部和所述布局設(shè)計(jì)信息存放部讀出所述形狀信息和所述設(shè)計(jì)信息，并編制根據(jù)所述概略設(shè)定通路的周圍能存在圖形環(huán)境分別優(yōu)化所述概略設(shè)定通路的尺寸和形狀的最佳通路的列表的步驟、最佳通路列表存放部存放所述最佳通路的列表的步驟、布局設(shè)計(jì)手段從所述庫信息存放部和所述布局設(shè)計(jì)信息存放部讀出所述形狀信息和所述設(shè)計(jì)信息，配置所述單元，在所述單元配置多個(gè)布線層和所述概略設(shè)定通路，自動(dòng)設(shè)計(jì)半導(dǎo)體集成電路的布局的步驟、以及最佳通路置換手段從所述布局提取所述概略設(shè)定通路，置換成所述最佳通路列表存放部存放的所述最佳通路的步驟。
12.如權(quán)利要求11中所述的自動(dòng)設(shè)計(jì)方法，其特征在于，所述最佳通路列表編制手段編制所述最佳通路列表的步驟包含通路配置圖案設(shè)計(jì)部從所述庫信息存放部和所述布局設(shè)計(jì)信息存放部讀出所述概略設(shè)定通路的所述形狀信息和所述設(shè)計(jì)信息編制所述布局設(shè)計(jì)手段能設(shè)計(jì)的所述概略設(shè)定通路的全部通路配置圖案的步驟、光刻制版模擬執(zhí)行部執(zhí)行考慮所述通路配置圖案的所述概略設(shè)定通路和所述概略設(shè)定通路周圍存在的相鄰?fù)返呐渲铆h(huán)境的光刻制版模擬并決定優(yōu)化所述概略設(shè)定通路的最佳通路信息的步驟、以及最佳通路列表編制部根據(jù)所述圖形環(huán)境和所述最佳通路信息編制所述最佳通路列表的步驟。
全文摘要
本發(fā)明提供一種抑制成品率降低且可靠性、布線效率良好又能縮短工序處理時(shí)間的自動(dòng)設(shè)計(jì)裝置和方法及可用其制造的中間掩模組和半導(dǎo)體集成電路。具有包含具有帶狀的第1終端區(qū)圖案(110P
文檔編號(hào)G03F1/68GK1648768SQ200510007840
公開日2005年8月3日 申請(qǐng)日期2005年1月26日 優(yōu)先權(quán)日2004年1月26日
發(fā)明者渡邊敦, 五十嵐睦典 申請(qǐng)人:株式會(huì)社東芝