，第一信號與第二信號交替成為高電平。具體地，如圖6所示，在第一信號DCl處于高電平的時(shí)刻，第二信號DC2處于低電平。相反，在第一信號DCl處于低電平的時(shí)刻，第二信號DC2處于高電平。在圖2所示的移位寄存器單元2的情況下，第一下拉控制信號生成模塊23在第一信號為高電平的期間進(jìn)行動作，第二下拉控制信號生成模塊24在第二信號為高電平的期間進(jìn)行動作，因此在第一信號DCl與第二信號DC2交替成為高電平的情況下，第一下拉控制信號生成模塊23和第二下拉控制信號生成模塊24交替地進(jìn)行動作。
[0104]在步驟S5中，根據(jù)第一下拉控制節(jié)點(diǎn)的電位和第二下拉控制節(jié)點(diǎn)的電位對所述驅(qū)動輸出信號進(jìn)行下拉。
[0105]具體地，在應(yīng)用于圖2所示的移位寄存器單元2的情況下，下拉模塊25與第一下拉控制節(jié)點(diǎn)HH、第二下拉控制節(jié)點(diǎn)PD2連接，配置來根據(jù)第一下拉控制節(jié)點(diǎn)的電位和第二下拉控制節(jié)點(diǎn)的電位對驅(qū)動輸出信號進(jìn)行下拉。例如，下拉模塊25包括第十二薄膜晶體管T12。在第一下拉控制節(jié)點(diǎn)PDl成為高電平或者第二下拉控制節(jié)點(diǎn)PD2成為高電平的情況下，第十二薄膜晶體管T12被導(dǎo)通，從而驅(qū)動輸出信號的輸出端OUTPUT能夠有效地保持在低電平。例如，如圖5所示的波形圖所示，在除了第一周期?第三周期的其他周期(例如第四周期)中，第一下拉控制節(jié)點(diǎn)PDl為高電平，因此在下拉模塊25的作用下，驅(qū)動輸出信號的輸出端OUTPUT的信號有效地保持在低電平。
[0106]由此，下拉模塊25能夠同時(shí)根據(jù)第一下拉控制節(jié)點(diǎn)PDl的電位和第二下拉控制節(jié)點(diǎn)的電位對驅(qū)動輸出信號進(jìn)行下拉，因此能夠有效地對驅(qū)動輸出信號進(jìn)行下拉。即，下拉模塊25在第一下拉控制節(jié)點(diǎn)PDl成為高電平或者第二下拉控制節(jié)點(diǎn)PD2成為高電平的情況下，對驅(qū)動輸出信號進(jìn)行下拉，因此在第一信號為高電平期間按照第一下拉控制節(jié)點(diǎn)roi進(jìn)行下拉動作，在第二信號為高電平期間按照第二下拉控制節(jié)點(diǎn)PD2進(jìn)行下拉動作。
[0107]此外，下拉模塊25還可以包括第十三薄膜晶體管T13。在第一下拉控制節(jié)點(diǎn)HH為高電平或者第二下拉控制節(jié)點(diǎn)PD2為高電平時(shí)，第十三薄膜晶體管T13被導(dǎo)通，因此上拉控制節(jié)點(diǎn)PU的電位能夠有效地保持在低電平。在上拉控制節(jié)點(diǎn)HJ為低電平時(shí)，由于上拉控制節(jié)點(diǎn)PU的電位小于第三薄膜晶體管T3的導(dǎo)通電壓，使得從驅(qū)動輸出信號的輸出端OUTPUT的信號有效地保持在低電平。
[0108]根據(jù)本發(fā)明的實(shí)施方式的控制方法，由于第一信號與第二信號交替地成為高電平，從而能夠交替地對第一下拉控制節(jié)點(diǎn)和第二下拉控制節(jié)點(diǎn)進(jìn)行控制。然后，根據(jù)第一下拉控制節(jié)點(diǎn)和第二下拉控制節(jié)點(diǎn)，對驅(qū)動輸出信號進(jìn)行下拉。即，在第一信號為高電平期間，能夠按照第一下拉控制節(jié)點(diǎn)的電位對驅(qū)動輸出信號進(jìn)行下拉，在第二信號為高電平期間，能夠按照第二下拉控制節(jié)點(diǎn)的電位對驅(qū)動輸出信號進(jìn)行下拉。
[0109]由此，在本發(fā)明的實(shí)施方式中，第一下拉控制節(jié)點(diǎn)在第二信號成為高電平期間處于低電平，因此第一下拉控制節(jié)點(diǎn)的占空比能夠控制成不會特別大。同樣第二下拉控制節(jié)點(diǎn)PD2在第一信號DCl為高電平期間處于低電平，因此第二下拉控制節(jié)點(diǎn)的占空比能夠控制成不會特別大。從而，能夠避免構(gòu)成如圖4構(gòu)成的下拉模塊25的雙極型薄膜晶體管的某個PN結(jié)長期處于導(dǎo)通狀態(tài)，能夠避免薄膜晶體管快速老化。由此，能夠提高移位寄存器單元、柵極驅(qū)動裝置和顯示裝置的穩(wěn)定性。
[0110]在上面詳細(xì)描述了本發(fā)明的各個實(shí)施方式。然而，本領(lǐng)域技術(shù)人員應(yīng)該理解，在不脫離本發(fā)明的原理和精神的情況下，可對這些實(shí)施方式進(jìn)行各種修改，組合或子組合，并且這樣的修改應(yīng)落入本發(fā)明的范圍內(nèi)。
【主權(quán)項(xiàng)】
1.一種移位寄存器單元，包括: 輸入模塊，與驅(qū)動輸入信號的輸入端、時(shí)鐘信號的輸入端、上拉控制節(jié)點(diǎn)連接，配置來根據(jù)所述驅(qū)動輸入信號和所述時(shí)鐘信號來控制所述上拉控制節(jié)點(diǎn)的電位； 上拉模塊，與高電平直流信號的輸入端、所述上拉控制節(jié)點(diǎn)、驅(qū)動輸出信號的輸出端連接，配置來根據(jù)所述上拉控制節(jié)點(diǎn)的電位對所述驅(qū)動輸出信號進(jìn)行上拉； 第一下拉控制信號生成模塊，與第一信號的輸入端、所述驅(qū)動輸入信號的輸入端、所述上拉控制節(jié)點(diǎn)、第一下拉控制節(jié)點(diǎn)連接，配置來在所述第一信號為高電平期間，根據(jù)所述驅(qū)動輸入信號、所述上拉控制節(jié)點(diǎn)的電位來控制所述第一下拉控制節(jié)點(diǎn)的電位； 第二下拉控制信號生成模塊，與第二信號的輸入端、所述驅(qū)動輸入信號的輸入端、所述上拉控制節(jié)點(diǎn)、第二下拉控制節(jié)點(diǎn)連接，配置來在第二信號為高電平期間，根據(jù)所述驅(qū)動輸入信號、所述上拉控制節(jié)點(diǎn)的電位來控制所述第二下拉控制節(jié)點(diǎn)的電位，其中所述第一信號與所述第二信號交替成為高電平； 下拉模塊，與所述第一下拉控制節(jié)點(diǎn)、所述第二下拉控制節(jié)點(diǎn)連接，配置來根據(jù)所述第一下拉控制節(jié)點(diǎn)的電位和所述第二下拉控制節(jié)點(diǎn)的電位對所述驅(qū)動輸出信號進(jìn)行下拉。2.如權(quán)利要求1所述的移位寄存器單元，其中， 所述輸入t吳塊包括: 第一薄膜晶體管，其漏極和柵極與所述驅(qū)動輸入信號的輸入端連接，其源級與所述上拉控制節(jié)點(diǎn)連接； 第二薄膜晶體管，其漏極和柵極與所述時(shí)鐘信號的輸入端連接； 電容，其一端與所述第二薄膜晶體管的源級連接，其另一端與所述上拉控制節(jié)點(diǎn)連接。3.如權(quán)利要求1所述的移位寄存器單元，其中， 所述上拉模塊包括: 第三薄膜晶體管，其漏極與所述高電平直流信號的輸入端連接，其柵極與所述上拉控制節(jié)點(diǎn)連接，其源級與所述驅(qū)動輸出信號的輸出端連接。4.如權(quán)利要求1所述的移位寄存器單元，其中， 第一下拉控制信號生成模塊包括: 第四薄膜晶體管，其漏極和柵極與所述第一信號的輸入端連接，其源級與所述第一下拉控制節(jié)點(diǎn)連接； 第五薄膜晶體管，其漏極與所述第一下拉控制節(jié)點(diǎn)連接，其柵極與驅(qū)動輸入信號的輸入端連接，其源級與低電平信號輸入端連接； 第六薄膜晶體管，其漏極與所述第一下拉控制節(jié)點(diǎn)連接，其柵極與所述上拉控制節(jié)點(diǎn)連接，其源級與低電平信號輸入端連接。5.如權(quán)利要求4所述的移位寄存器單元，其中， 第二下拉控制信號生成模塊包括: 第七薄膜晶體管，其漏極和柵極與第二信號的輸入端連接，其源級與所述第二下拉控制節(jié)點(diǎn)連接； 第八薄膜晶體管，其漏極與所述第二下拉控制節(jié)點(diǎn)連接，其柵極與驅(qū)動輸入信號的輸入端連接，其源級與低電平信號輸入端連接； 第九薄膜晶體管，其漏極與所述第二下拉控制節(jié)點(diǎn)連接，其柵極與所述上拉控制節(jié)點(diǎn)連接，其源級與低電平信號輸入端連接。6.如權(quán)利要求5所述的移位寄存器單元，其中， 第一下拉控制信號生成模塊包括: 第十薄膜晶體管，其漏極與所述第一下拉控制節(jié)點(diǎn)連接，其柵極與所述第二下拉控制節(jié)點(diǎn)連接，其源級與低電平信號輸入端連接， 第二下拉控制信號生成模塊包括: 第十一薄膜晶體管，其漏極與所述第二下拉控制節(jié)點(diǎn)連接，其柵極與所述第一下拉控制節(jié)點(diǎn)連接，其源級與低電平信號輸入端連接。7.如權(quán)利要求1所述的移位寄存器單元，其中， 所述下拉模塊包括: 第十二薄膜晶體管，其漏極與驅(qū)動輸出信號的輸出端連接，其源級與低電平信號輸入端連接，其第一柵極與所述第一下拉控制節(jié)點(diǎn)連接，其第二柵極與所述第二下拉控制節(jié)點(diǎn)連接。8.如權(quán)利要求7所述的移位寄存器單元，其中， 所述下拉模塊包括: 第十三薄膜晶體管，其漏極與所述上拉控制節(jié)點(diǎn)連接，其源級與低電平信號輸入端連接，其第一柵極與所述第一下拉控制節(jié)點(diǎn)連接，其第二柵極與所述第二下拉控制節(jié)點(diǎn)連接。9.一種柵極驅(qū)動裝置，其中， 所述柵極驅(qū)動裝置包括: N個權(quán)利要求1至7的任一項(xiàng)所述的移位寄存器單元， 其中，N為大于I的自然數(shù)， 第η個移位寄存器單元的驅(qū)動輸入信號的輸入端與第η-1個移位寄存器單元的驅(qū)動輸出信號的輸出端連接，其中，1〈η〈 = N， 第I個移動寄存器模塊的驅(qū)動輸入信號的輸入端與起始信號的輸出端連接。10.一種顯示裝置，包括: 顯示面板； 如權(quán)利要求8所述的柵極驅(qū)動裝置，配置來對顯示面板輸出驅(qū)動輸出信號。11.一種控制方法，應(yīng)用于移位寄存器，所述控制方法包括: 根據(jù)驅(qū)動輸入信號和時(shí)鐘信號來控制上拉控制節(jié)點(diǎn)的電位； 根據(jù)所述上拉控制節(jié)點(diǎn)的電位對驅(qū)動輸出信號進(jìn)行上拉； 在第一信號為高電平期間，根據(jù)所述驅(qū)動輸入信號、所述上拉控制節(jié)點(diǎn)的電位來控制第一下拉控制節(jié)點(diǎn)的電位； 在第二信號為高電平期間，根據(jù)所述驅(qū)動輸入信號、所述上拉控制節(jié)點(diǎn)的電位來控制第二下拉控制節(jié)點(diǎn)的電位，其中所述第一信號與所述第二信號交替成為高電平； 根據(jù)所述第一下拉控制節(jié)點(diǎn)的電位和所述第二下拉控制節(jié)點(diǎn)的電位對所述驅(qū)動輸出信號進(jìn)行下拉。
【專利摘要】本發(fā)明提供一種移位寄存器單元及其控制方法、包括該移位寄存器單元的柵極驅(qū)動裝置、以及包括該柵極驅(qū)動裝置的顯示裝置，能夠提高柵極驅(qū)動電路的穩(wěn)定性，從而可靠地進(jìn)行顯示。所述移位寄存器單元包括：輸入模塊；上拉模塊；第一下拉控制信號生成模塊，在第一信號為高電平期間，根據(jù)驅(qū)動輸入信號、上拉控制節(jié)點(diǎn)的電位來控制第一下拉控制節(jié)點(diǎn)的電位；第二下拉控制信號生成模塊，在第二信號為高電平期間，根據(jù)驅(qū)動輸入信號、上拉控制節(jié)點(diǎn)的電位來控制第二下拉控制節(jié)點(diǎn)的電位，其中第一信號與第二信號交替成為高電平；下拉模塊，根據(jù)第一下拉控制節(jié)點(diǎn)的電位和第二下拉控制節(jié)點(diǎn)的電位對驅(qū)動輸出信號進(jìn)行下拉。
【IPC分類】G11C19/28, G09G3/36
【公開號】CN105139825
【申請?zhí)枴緾N201510684372
【發(fā)明人】崔賢植, 韓承佑
【申請人】京東方科技集團(tuán)股份有限公司
【公開日】2015年12月9日
【申請日】2015年10月20日