移位寄存器單元、柵極驅(qū)動(dòng)裝置、顯示裝置、控制方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及顯示領(lǐng)域，具體涉及移位寄存器單元及其控制方法、包括該移位寄存器單元的柵極驅(qū)動(dòng)裝置、以及包括該柵極驅(qū)動(dòng)裝置的顯示裝置。
【背景技術(shù)】
[0002]目前，顯示裝置得到了廣泛的應(yīng)用。在薄膜晶體管液晶顯示器TFT-1XD (Thin FilmTransistor-liquid crystal Display)中，通過柵極驅(qū)動(dòng)裝置對(duì)像素區(qū)域的各個(gè)薄膜晶體管的柵極提供柵極驅(qū)動(dòng)信號(hào)。在GOA技術(shù)(Gate Driver on Array或者Gate On Array，陣列基板行驅(qū)動(dòng))中，在液晶顯示器的陣列基板上通過陣列工藝形成柵極驅(qū)動(dòng)裝置，從而能夠降低成本、簡(jiǎn)化工序。
[0003]在采用GOA技術(shù)形成的柵極驅(qū)動(dòng)裝置包括多個(gè)移位寄存器單元，每個(gè)移位寄存器單元與像素區(qū)域的薄膜晶體管的柵線連接。具體地，各個(gè)移位寄存器單元分別與按行形成的像素區(qū)域的薄膜晶體管的柵線連接，通過各個(gè)移位寄存器單元輸出的驅(qū)動(dòng)輸出信號(hào)，對(duì)相應(yīng)的行的薄膜晶體管進(jìn)行導(dǎo)通/截止等控制。例如，在某個(gè)移位寄存器單元輸出高電平的驅(qū)動(dòng)輸出信號(hào)時(shí)，與其連接的行的薄膜晶體管被導(dǎo)通。然后，被導(dǎo)通的行的薄膜晶體管根據(jù)數(shù)據(jù)驅(qū)動(dòng)裝置輸出的信號(hào)而進(jìn)行亮度控制。
[0004]如上，在顯示裝置中，在移位寄存器單元無法正常工作時(shí)，顯示裝置無法進(jìn)行正常的顯示。因此，移位寄存器單元的穩(wěn)定性要求變高。

【發(fā)明內(nèi)容】

[0005]本發(fā)明鑒于上述問題而完成，其目的在于提供一種移位寄存器單元及其控制方法、包括該移位寄存器單元的柵極驅(qū)動(dòng)裝置、以及包括該柵極驅(qū)動(dòng)裝置的顯示裝置，能夠提高柵極驅(qū)動(dòng)電路的穩(wěn)定性，從而可靠地進(jìn)行顯示。
[0006]根據(jù)本發(fā)明的第一方面，提供一種移位寄存器單元。所述移位寄存器單元包括:輸入模塊，與驅(qū)動(dòng)輸入信號(hào)的輸入端、時(shí)鐘信號(hào)的輸入端、上拉控制節(jié)點(diǎn)連接，配置來根據(jù)所述驅(qū)動(dòng)輸入信號(hào)和所述時(shí)鐘信號(hào)來控制所述上拉控制節(jié)點(diǎn)的電位；上拉模塊，與高電平直流信號(hào)的輸入端、所述上拉控制節(jié)點(diǎn)、驅(qū)動(dòng)輸出信號(hào)的輸出端連接，配置來根據(jù)所述上拉控制節(jié)點(diǎn)的電位對(duì)所述驅(qū)動(dòng)輸出信號(hào)進(jìn)行上拉；第一下拉控制信號(hào)生成模塊，與第一信號(hào)的輸入端、所述驅(qū)動(dòng)輸入信號(hào)的輸入端、所述上拉控制節(jié)點(diǎn)、第一下拉控制節(jié)點(diǎn)連接，配置來在所述第一信號(hào)為高電平期間，根據(jù)所述驅(qū)動(dòng)輸入信號(hào)、所述上拉控制節(jié)點(diǎn)的電位來控制所述第一下拉控制節(jié)點(diǎn)的電位；第二下拉控制信號(hào)生成模塊，與第二信號(hào)的輸入端、所述驅(qū)動(dòng)輸入信號(hào)的輸入端、所述上拉控制節(jié)點(diǎn)、第二下拉控制節(jié)點(diǎn)連接，配置來在第二信號(hào)為高電平期間，根據(jù)所述驅(qū)動(dòng)輸入信號(hào)、所述上拉控制節(jié)點(diǎn)的電位來控制所述第二下拉控制節(jié)點(diǎn)的電位，其中所述第一信號(hào)與所述第二信號(hào)交替成為高電平；下拉模塊，與所述第一下拉控制節(jié)點(diǎn)、所述第二下拉控制節(jié)點(diǎn)連接，配置來根據(jù)所述第一下拉控制節(jié)點(diǎn)的電位和所述第二下拉控制節(jié)點(diǎn)的電位對(duì)所述驅(qū)動(dòng)輸出信號(hào)進(jìn)行下拉。
[0007]根據(jù)本發(fā)明的第二方面，提供一種柵極驅(qū)動(dòng)裝置。所述柵極驅(qū)動(dòng)裝置包括:N個(gè)如上所述的移位寄存器單元。其中，N為大于I的自然數(shù)。第η個(gè)移位寄存器單元的驅(qū)動(dòng)輸入信號(hào)的輸入端與第η-1個(gè)移位寄存器單元的驅(qū)動(dòng)輸出信號(hào)的輸出端連接，其中，1〈η〈 = No第I個(gè)移動(dòng)寄存器模塊的驅(qū)動(dòng)輸入信號(hào)的輸入端與起始信號(hào)的輸出端連接。
[0008]根據(jù)本發(fā)明的第三方面，提供一種顯示裝置。所述顯示裝置包括:顯示面板；配置來對(duì)顯示面板輸出驅(qū)動(dòng)輸出信號(hào)的如上所述的柵極驅(qū)動(dòng)裝置。
[0009]根據(jù)本發(fā)明的第四方面，提供一種應(yīng)用于移位寄存器單元的控制方法。所述控制方法包括:根據(jù)驅(qū)動(dòng)輸入信號(hào)和時(shí)鐘信號(hào)來控制上拉控制節(jié)點(diǎn)的電位；根據(jù)所述上拉控制節(jié)點(diǎn)的電位對(duì)驅(qū)動(dòng)輸出信號(hào)進(jìn)行上拉；在第一信號(hào)為高電平期間，根據(jù)所述驅(qū)動(dòng)輸入信號(hào)、所述上拉控制節(jié)點(diǎn)的電位來控制第一下拉控制節(jié)點(diǎn)的電位；在第二信號(hào)為高電平期間，根據(jù)所述驅(qū)動(dòng)輸入信號(hào)、所述上拉控制節(jié)點(diǎn)的電位來控制第二下拉控制節(jié)點(diǎn)的電位，其中所述第一信號(hào)與所述第二信號(hào)交替成為高電平；根據(jù)所述第一下拉控制節(jié)點(diǎn)的電位和所述第二下拉控制節(jié)點(diǎn)的電位對(duì)所述驅(qū)動(dòng)輸出信號(hào)進(jìn)行下拉。
[0010]根據(jù)本發(fā)明的移位寄存器單元及其控制方法、包括該移位寄存器單元的柵極驅(qū)動(dòng)裝置、以及包括該柵極驅(qū)動(dòng)裝置的顯示裝置，根據(jù)第一信號(hào)和第二信號(hào)，交替地通過第一下拉控制信號(hào)生成模塊和第二下拉控制信號(hào)生成模塊生成用于控制所述下拉模塊的下拉控制信號(hào)，因此能夠有效地避免第一下拉控制節(jié)點(diǎn)和第二下拉控制節(jié)點(diǎn)的占空比過高而導(dǎo)致的下拉模塊的老化。由此，能夠提高移位寄存器單元、柵極驅(qū)動(dòng)裝置和顯示裝置的穩(wěn)定性。
【附圖說明】
[0011]圖1是在本發(fā)明中應(yīng)用的直流驅(qū)動(dòng)方式的移位寄存器單元的電路圖。
[0012]圖2是圖1所示的移位寄存器單元的電路中的各個(gè)節(jié)點(diǎn)的波形圖。
[0013]圖3是本發(fā)明的實(shí)施方式的移位寄存器單元的功能框圖。
[0014]圖4是本發(fā)明的實(shí)施例的移位寄存器單元的具體電路圖。
[0015]圖5是圖4所示的移位寄存器單元的電路中的節(jié)點(diǎn)的波形圖。
[0016]圖6是圖4所示的移位寄存器單元的電路中的節(jié)點(diǎn)的波形圖。
[0017]圖7是本發(fā)明的實(shí)施方式的包括移位寄存器單元的柵極驅(qū)動(dòng)裝置的功能框圖。
[0018]圖8是本發(fā)明的實(shí)施方式的包括柵極驅(qū)動(dòng)裝置的顯示裝置的功能框圖。
[0019]圖9是表示本發(fā)明的實(shí)施方式的控制方法的流程圖。
【具體實(shí)施方式】
[0020]下面，參照附圖來具體說明本發(fā)明的實(shí)施方式。提供以下參照附圖的描述，以幫助對(duì)由權(quán)利要求及其等價(jià)物所限定的本發(fā)明的示例實(shí)施方式的理解。其包括幫助理解的各種具體細(xì)節(jié)，但它們只能被看作是示例性的。因此，本領(lǐng)域技術(shù)人員將認(rèn)識(shí)到，可對(duì)這里描述的實(shí)施方式進(jìn)行各種改變和修改，而不脫離本發(fā)明的范圍和精神。而且，為了使說明書更加清楚簡(jiǎn)潔，將省略對(duì)本領(lǐng)域熟知功能和構(gòu)造的詳細(xì)描述。
[0021]在本發(fā)明的實(shí)施方式中采用的薄膜晶體管是源極和漏極對(duì)稱的，所有其源極和漏極在名稱上可以互換。此外，按照薄膜晶體管的特性區(qū)分可以將薄膜晶體管分為N型晶體管或P型晶體管。在以下的說明中，以N型晶體管為例展開說明，但是也可以采用P型晶體管。此外，在采用P型晶體管時(shí)，本領(lǐng)域技術(shù)人員能夠根據(jù)所采用的晶體管的類型，對(duì)各個(gè)輸入端的輸入信號(hào)進(jìn)行相應(yīng)的調(diào)整。
[0022]首先，參照?qǐng)D1和圖2來說明DC驅(qū)動(dòng)方式的移位寄存器單元。圖1是在發(fā)明中應(yīng)用的直流驅(qū)動(dòng)方式的移位寄存器單元I的電路圖。圖2是圖1所示的移位寄存器單元I的電路中的各個(gè)節(jié)點(diǎn)的波形圖。
[0023]圖1所示的移位寄存器單元I包括輸入模塊11、上拉模塊12、下拉控制信號(hào)生成模塊13和下拉模塊14。
[0024]輸入模塊11與驅(qū)動(dòng)輸入信號(hào)的輸入端INPUT、時(shí)鐘信號(hào)的輸入端CLK、上拉控制節(jié)點(diǎn)PU連接，配置來根據(jù)驅(qū)動(dòng)輸入信號(hào)INPUT和時(shí)鐘信號(hào)CLK來控制上拉控制節(jié)點(diǎn)HJ的電位。
[0025]具體地，輸入模塊11包括第一薄膜晶體管Tl，其漏極和柵極與驅(qū)動(dòng)輸入信號(hào)的輸入端INPUT連接，其源級(jí)與上拉控制節(jié)點(diǎn)HJ連接；第二薄膜晶體管T2，其漏極和柵極與時(shí)鐘信號(hào)的輸入端CLK連接；電容Cl，其一端與第二薄膜晶體管T2的源級(jí)連接，其另一端與上拉控制節(jié)點(diǎn)PU連接。
[0026]在驅(qū)動(dòng)輸入信號(hào)的輸入端INPUT的信號(hào)為高電平時(shí)，第一薄膜晶體管Tl被導(dǎo)通。因此，驅(qū)動(dòng)輸入信號(hào)的輸入端INPUT的信號(hào)傳遞到上拉控制節(jié)點(diǎn)。反之，在驅(qū)動(dòng)輸入信號(hào)的輸入端INPUT的信號(hào)為低電平時(shí)，第一薄膜晶體管Tl被截止，因此無法向上拉控制節(jié)點(diǎn)HJ傳遞驅(qū)動(dòng)輸入信號(hào)的輸入端INPUT的信號(hào)。
[0027]同樣，在時(shí)鐘信號(hào)的輸入端CLK的信號(hào)為高電平時(shí)，第二薄膜晶體管T2被導(dǎo)通。因此，時(shí)鐘信號(hào)的輸入端CLK的信號(hào)傳遞到上拉控制節(jié)點(diǎn)HJ。反之，在時(shí)鐘信號(hào)的輸入端CLK的信號(hào)為低電平時(shí)，第二薄膜晶體管T2被截止，因此無法向上拉控制節(jié)點(diǎn)HJ傳遞時(shí)鐘信號(hào)的輸入端CLK的信號(hào)。
[0028]此外，通過電容Cl，在上拉控制節(jié)點(diǎn)PU的電位能夠被控制為驅(qū)動(dòng)輸入信號(hào)INPUT的信號(hào)加上時(shí)鐘信號(hào)CLK的信號(hào)后的電位。
[0029]具體地，如圖2所示，在第一周期?第二周期中，由于時(shí)鐘信號(hào)的輸入端CLK的信號(hào)為低電平，第二薄膜晶體管T2被截止，因此上拉控制節(jié)點(diǎn)HJ的電位與驅(qū)動(dòng)輸入信號(hào)的輸入端INPUT的信號(hào)相同。在第三周期中，由于通過時(shí)鐘信號(hào)的輸入端CLK的信號(hào)為高電平，第二薄膜晶體管T2被導(dǎo)通，因此上拉控制節(jié)點(diǎn)T4的電位在電容Cl的作用下被控制為驅(qū)動(dòng)輸入信號(hào)INPUT的信號(hào)加上時(shí)鐘信號(hào)CLK的信號(hào)后的電位。根據(jù)圖2可知，第三周期中的上拉控制節(jié)點(diǎn)PU的電位為第二周期中的上拉控制節(jié)點(diǎn)HJ的電位的兩倍。
[0030]上拉模塊12與高電平直流信號(hào)的輸入端DCH、上拉控制節(jié)點(diǎn)PU、驅(qū)動(dòng)輸出信號(hào)的輸出端OUTPUT連接，配置來根據(jù)上拉控制節(jié)點(diǎn)HJ的電位對(duì)驅(qū)動(dòng)輸出信號(hào)進(jìn)行上拉。
[0031]具體地，上拉模塊12包括第三薄膜晶體管T3，其漏極與高電平直流信號(hào)的輸入端DCH連接，其柵極與上拉控制節(jié)點(diǎn)HJ連接，其源級(jí)與驅(qū)動(dòng)輸出信號(hào)的輸出端OUTPUT連接。
[0032]可選擇地，第三薄膜晶體管T3構(gòu)成為，在上拉控制節(jié)點(diǎn)HJ的電位大于導(dǎo)通電壓的情況下被導(dǎo)通。如圖2所示，由于第一周期中的上拉控制節(jié)點(diǎn)HJ的電位小于第