模塊25能夠同時根據(jù)第一下拉控制節(jié)點PDl的電位和第二下拉控制節(jié)點的電位對驅(qū)動輸出信號進行下拉，因此能夠有效地對驅(qū)動輸出信號進行下拉。即，下拉模塊25在第一下拉控制節(jié)點PDl成為高電平或者第二下拉控制節(jié)點PD2成為高電平的情況下，對驅(qū)動輸出信號進行下拉，因此在第一信號為高電平期間按照第一下拉控制節(jié)點PDl進行下拉動作，在第二信號為高電平期間按照第二下拉控制節(jié)點PD2進行下拉動作。
[0077]此外，本發(fā)明的實施方式的下拉模塊25不限定于圖4所示的結(jié)構(gòu)，也可以采用其他的結(jié)構(gòu)，只要下拉模塊25能夠根據(jù)第一下拉控制節(jié)點的電位和第二下拉控制節(jié)點的電位對驅(qū)動輸出信號進行下拉即可。
[0078]可選擇地，本發(fā)明的實施方式的下拉模塊25還包括第十三薄膜晶體管T13。參考圖4，第十三薄膜晶體管T13的漏極與上拉控制節(jié)點HJ連接，源級與低電平信號輸入端VSS連接，第一柵極與第一下拉控制節(jié)點PDl連接，第二柵極與第二下拉控制節(jié)點PD2連接。
[0079]具體地，在第一下拉控制節(jié)點PDl為高電平或者第二下拉控制節(jié)點PD2為高電平時，第十三薄膜晶體管T13被導(dǎo)通，因此上拉控制節(jié)點HJ的電位能夠有效地保持在低電平。如上所述，在上拉控制節(jié)點PU為低電平時，由于上拉控制節(jié)點HJ的電位小于第三薄膜晶體管T3的導(dǎo)通電壓，使得從驅(qū)動輸出信號的輸出端OUTPUT的信號有效地保持在低電平。
[0080]如上所述，根據(jù)本發(fā)明的實施方式的移位寄存器單元2，由于第一信號DCl與第二信號DC2交替地成為高電平，從而第一下拉控制信號生成模塊23和第二下拉控制信號生成模塊交替地對第一下拉控制節(jié)點PDl和第二下拉控制節(jié)點PD2進行控制。然后，下拉模塊25能夠根據(jù)第一下拉控制節(jié)點PDl和第二下拉控制節(jié)點TO2，對驅(qū)動輸出信號進行下拉。即，在第一信號為高電平期間，下拉模塊25能夠按照第一下拉控制節(jié)點roi的電位對驅(qū)動輸出信號進行下拉，在第二信號為高電平期間，能夠按照第二下拉控制節(jié)點TO2的電位對驅(qū)動輸出信號進行下拉。
[0081]由此，在本發(fā)明的實施方式中，第一下拉控制節(jié)點PDl在第二信號DC2成為高電平期間處于低電平，因此第一下拉控制節(jié)點的占空比能夠控制成不會特別大。例如，第一下拉控制節(jié)點的占空比略小于第一信號DCl的占空比，在圖6所示的情況下為約等于50%。同樣第二下拉控制節(jié)點PD2在第一信號DCl為高電平期間處于低電平，因此第二下拉控制節(jié)點的占空比能夠控制成不會特別大。例如，第二下拉控制節(jié)點的占空比略小于第二信號DCl的占空比，在圖6所示的情況下為約等于50%。從而，能夠避免構(gòu)成如圖4構(gòu)成的下拉模塊25的雙極型薄膜晶體管的某個PN結(jié)長期處于導(dǎo)通狀態(tài)，能夠避免薄膜晶體管快速老化。由此，能夠提高移位寄存器單元、柵極驅(qū)動裝置和顯示裝置的穩(wěn)定性。
[0082]下面，參照圖7來說明本發(fā)明的實施方式的柵極驅(qū)動裝置。本發(fā)明的實施方式的包括移位寄存器單元的柵極驅(qū)動裝置的功能框圖。
[0083]如圖7所示，本發(fā)明的實施方式的柵極驅(qū)動裝置包括N個移位寄存器單元。其中，N為大于I的自然數(shù)。并且，柵極驅(qū)動裝置所包括的每個移位寄存器單元可以采用如上所述的結(jié)構(gòu)。
[0084]在圖7所示的柵極驅(qū)動裝置的結(jié)構(gòu)中，第η個移位寄存器單元的驅(qū)動輸入信號的輸入端與第η-1個移位寄存器單元的驅(qū)動輸出信號的輸出端連接。其中，l〈n〈 = N。S卩，第η-1個移位寄存器單元的驅(qū)動輸出信號作為驅(qū)動輸入信號輸入到第η個移位寄存器單元。此外，第I個移動寄存器模塊的驅(qū)動輸入信號的輸入端與起始信號的輸出端連接。
[0085]由此，從第I個?第N個移位寄存器單元輸出的驅(qū)動輸出信號依次成為，從起始信號按周期移位后的驅(qū)動輸出信號。
[0086]此外，在圖7所示的柵極驅(qū)動裝置所包括的各個移位寄存器單元中分別接收第一信號、第二信號以及高電平直流信號，從而根據(jù)所接收的上述信號而輸出對驅(qū)動輸入信號移位后的驅(qū)動輸出信號。
[0087]下面，參照圖8來說明本發(fā)明的實施方式的包括柵極驅(qū)動裝置的顯示裝置的功能框圖。圖8是本發(fā)明的實施方式的包括柵極驅(qū)動裝置的顯示裝置的功能框圖。
[0088]如圖8所示，顯示裝置包括顯示面板、柵極驅(qū)動裝置。此外，在圖8所示的顯示裝置中，可以根據(jù)需要而設(shè)置其他的裝置。例如，如圖8所示，顯示裝置還可以包括數(shù)據(jù)驅(qū)動
目.ο
[0089]圖8的顯示裝置所包括的柵極驅(qū)動裝置可以采用圖7所示的結(jié)構(gòu)。柵極驅(qū)動裝置所包括的各個移位寄存器單元配置來對顯示面板的像素區(qū)域的對應(yīng)的行的薄膜晶體管進行導(dǎo)通/截止。具體地，當(dāng)移位寄存器單元所輸出的驅(qū)動輸出信號成為高電平時，對所對應(yīng)的行的薄膜晶體管進行導(dǎo)通。由于各個移位寄存器單元依次輸出移位后的驅(qū)動輸出信號，因此在顯示面板中各個行的薄膜晶體管依次被導(dǎo)通，從而被導(dǎo)通的薄膜晶體管能夠按照數(shù)據(jù)驅(qū)動裝置輸出的信號而進行亮度等的控制。
[0090]下面，參照圖9來說明本發(fā)明的實施方式的應(yīng)用于移位寄存器單元的控制方法。圖9是表示本發(fā)明的實施方式的控制方法的流程圖。
[0091 ] 在步驟SI中，根據(jù)驅(qū)動輸入信號和時鐘信號來控制上拉控制節(jié)點的電位。
[0092]具體地，在應(yīng)用于圖2所示的移位寄存器單元2的情況下，輸入模塊21與驅(qū)動輸入信號的輸入端INPUT、時鐘信號的輸入端CLK、上拉控制節(jié)點PU連接，配置來根據(jù)驅(qū)動輸入信號INPUT和時鐘信號CLK來控制上拉控制節(jié)點HJ的電位。例如，輸入模塊21可以包括第一薄膜晶體管Tl、第二薄膜晶體管T2、電容Cl。
[0093]通過第一薄膜晶體管Tl、第二薄膜晶體管T2，能夠?qū)Ⅱ?qū)動輸入信號和時鐘信號傳遞到上拉控制節(jié)點PU。此外，通過電容Cl，在上拉控制節(jié)點PU的電位能夠被控制為驅(qū)動輸入信號INPUT的信號加上時鐘信號CLK的信號后的電位。
[0094]在步驟S2中，根據(jù)上拉控制節(jié)點的電位對驅(qū)動輸出信號進行上拉。
[0095]具體地，在應(yīng)用于圖2所示的移位寄存器單元2的情況下，上拉模塊22與高電平直流信號的輸入端DCH、上拉控制節(jié)點PU、驅(qū)動輸出信號的輸出端OUTPUT連接，配置來根據(jù)上拉控制節(jié)點PU的電位對驅(qū)動輸出信號進行上拉。例如，上拉模塊22包括第三薄膜晶體管T3。
[0096]通過第三薄膜晶體管T3，根據(jù)上拉控制節(jié)點PU的電位而從驅(qū)動輸出信號的輸出端OUTPUT輸出對驅(qū)動輸入信號移位后的驅(qū)動輸出信號。例如，第三薄膜晶體管T3構(gòu)成為，在上拉控制節(jié)點PU的電位大于導(dǎo)通電壓的情況下被導(dǎo)通。如圖5所示，由于第一周期中的上拉控制節(jié)點PU的電位小于第三薄膜晶體管T3的導(dǎo)通電壓，因此第三薄膜晶體管T3被截止。因此，從驅(qū)動輸出信號的輸出端OUTPUT的信號為低電平。此外，在第二周期和第三周期中，由于上拉控制節(jié)點PU的電位大于等于第三薄膜晶體管T3的導(dǎo)通電壓，因此第三薄膜晶體管T3被導(dǎo)通。進而，在連接到第三晶體管T3的漏極的高電平直流信號的輸入端DCH的信號的作用下，如圖5所示，從驅(qū)動輸出信號的輸出端OUTPUT的電位為上拉控制節(jié)點HJ的電位的一半。
[0097]在步驟S3中，在第一信號為高電平期間，根據(jù)所述驅(qū)動輸入信號、所述上拉控制節(jié)點的電位來控制第一下拉控制節(jié)點的電位。
[0098]具體地，在應(yīng)用于圖2所示的移位寄存器單元2的情況下，第一下拉控制信號生成模塊23與第一信號的輸入端DCl、驅(qū)動輸入信號的輸入端INPUT、上拉控制節(jié)點PU、第一下拉控制節(jié)點PDl連接，配置來在第一信號DCl為高電平期間，根據(jù)驅(qū)動輸入信號、上拉控制節(jié)點的電位來控制第一下拉控制節(jié)點roi的電位。
[0099]例如，第一下拉控制信號生成模塊23包括第四薄膜晶體管T4、第五薄膜晶體管T5和第六薄膜晶體管T6。在第一信號為高電平時，第四薄膜晶體管T4被導(dǎo)通，從而在第五薄膜晶體管T5和第六薄膜晶體管T6截止的情況下，將第一下拉控制節(jié)點PDl保持在高電平。在第一信號為高電平期間，在驅(qū)動輸入信號的輸入端INPUT的信號為高電平的情況下，第五薄膜晶體管T5被導(dǎo)通，由此能夠?qū)⒌谝幌吕刂乒?jié)點PDl控制在低電平。同樣，在第一信號為高電平期間，在上拉控制節(jié)點PU為高電平的情況下，第六薄膜晶體管T6被導(dǎo)通，由此能夠?qū)⒌谝幌吕刂乒?jié)點PDl控制在低電平。
[0100]在步驟S4中，在第二信號為高電平期間，根據(jù)所述驅(qū)動輸入信號、所述上拉控制節(jié)點的電位來控制第二下拉控制節(jié)點的電位。
[0101]具體地，在應(yīng)用于圖2所示的移位寄存器單元2的情況下，第二下拉控制信號生成模塊24與第二信號的輸入端DC2、驅(qū)動輸入信號的輸入端INPUT、上拉控制節(jié)點PU、第二下拉控制節(jié)點PD2連接，配置來在第二信號DC2為高電平期間，根據(jù)驅(qū)動輸入信號、上拉控制節(jié)點的電位來控制第二下拉控制節(jié)點的電位。
[0102]第二下拉控制信號生成模塊24包括第七薄膜晶體管T7、第八薄膜晶體管T8、第九薄膜晶體管T9。在第二信號為高電平時，第七薄膜晶體管T7被導(dǎo)通，從而在第八薄膜晶體管T8和第九薄膜晶體管T9截止的情況下，將第二下拉控制節(jié)點PD2保持在高電平。在第二信號為高電平期間，在驅(qū)動輸入信號的輸入端INPUT的信號為高電平的情況下，第八薄膜晶體管T8被導(dǎo)通，由此能夠?qū)⒌诙吕刂乒?jié)點PD2控制在低電平。同樣，在第二電平為高電平期間，在上拉控制節(jié)點PU為高電平的情況下，第九薄膜晶體管T9被導(dǎo)通，由此能夠?qū)⒌诙吕刂乒?jié)點PD2控制在低電平。
[0103]在本發(fā)明的實施方式中