掃描驅(qū)動電路及其與非門邏輯運(yùn)算電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及液晶顯示技術(shù)領(lǐng)域，特別是涉及一種用于氧化物半導(dǎo)體薄膜晶體管的掃描驅(qū)動電路及其與非門邏輯運(yùn)算電路。
【背景技術(shù)】
[0002]對于大規(guī)模集成電路而言，邏輯運(yùn)算電路最基本的三個器件就是反相器(Inverter)、與非門(NAND)、或非門(NOR)，而通常這三種器件都是采用CMOS FET做成，也就是電路中有PMOS和NMOS兩種器件。
[0003]在氧化物半導(dǎo)體器件中，IGZO已經(jīng)成為了下一代顯示器關(guān)注的焦點(diǎn)，而氧化半導(dǎo)體由于特殊的材料結(jié)構(gòu)決定了其具備較好的NTFT特性。但是，在薄膜晶體管TFT中也有NTFT和PTFT兩種器件，但是一般只有LTPS制程才能獲得性能較好的PTFT器件，因此如何利用單型的器件(PTFT或NTFT)制作出Inverter、NAND或NOR也成為一個亟待解決的問題。

【發(fā)明內(nèi)容】

[0004]本發(fā)明主要解決的技術(shù)問題是提供一種用于氧化物半導(dǎo)體薄膜晶體管的掃描驅(qū)動電路及其與非門邏輯運(yùn)算電路，能夠利用單型的器件(PTFT或NTFT)制作出NAND。
[0005]為解決上述技術(shù)問題，本發(fā)明采用的一個技術(shù)方案是:提供一種與非門邏輯運(yùn)算電路，所述電路包括應(yīng)用于GOA電路下拉維持電路中的第一反相器和第二反相器，以及第九晶體管(T9)，柵極電性連接于所述第一反相器的輸出端，漏極電性連接于恒壓高電位(DCH)，源極電性連接于所述邏輯運(yùn)算電路的輸出端(Vout);第十晶體管(TlO)，柵極電性連接于所述第二反相器的輸出端，漏極電性連接于所述恒壓高電位(DCH)，源極電性連接于所述邏輯運(yùn)算電路的輸出端(Vout);第十一晶體管(Tll)，柵極電性連接于所述邏輯運(yùn)算電路的第一輸入端(A)，漏極電性連接于所述邏輯運(yùn)算電路的輸出端(Vout);第十二晶體管(T12)，柵極電性連接于所述邏輯運(yùn)算電路的第二輸入端(B)，漏極電性連接于所述第一十一晶體管(Tll)的源極，源極電性連接于恒壓低電位(DCL)。
[0006]其中，所述第一反相器與所述第二反相器相同，均包括:第一晶體管(Tl)，柵極與漏極均電性連接于恒壓高電位(DCH)，源極電性連接于第一節(jié)點(diǎn)(S);第二晶體管(T2)，柵極電性連接于所述反相器的輸入端(Vin)，漏極電性連接于第一節(jié)點(diǎn)(S)，源極電性連接于第一負(fù)電位(VSSl);第三晶體管(T3)，柵極電性連接于第一節(jié)點(diǎn)(S)，漏極電性連接于恒壓高電位(DCH)，源極電性連接于所述反相器的輸出端(Vout);第四晶體管(T4)，柵極電性連接于所述反相器的輸入端(Vin)，漏極電性連接于所述反相器的輸出端(Vout)，源極電性連接第二節(jié)點(diǎn)(K);第五晶體管(T5)，柵極與漏極均電性連接于恒壓高電位(DCH)，源極電性連接于第三節(jié)點(diǎn)(M);第六晶體管(T6)，柵極電性連接于所述反相器的輸入端(Vin)J^極電性連接于第三節(jié)點(diǎn)(M)，源極連接于恒壓低電位(DCL);第七晶體管(T7)，柵極電性連接于第三節(jié)點(diǎn)(M)，漏極電性連接于恒壓高電位(DCH)，源極電性連接于第二節(jié)點(diǎn)(K);第八晶體管(T8)，柵極電性連接于所述反相器的輸入端(Vin)，漏極電性連接于第二節(jié)點(diǎn)(K)，源極連接于恒壓低電位(DCL)。
[0007]其中，所述第一反相器和所述第二反相器通過所述恒壓低電位(DCL)以及所述第一負(fù)電位(VSSl)接收電路控制信號。
[0008]其中，所述第一反相器與所述第二反相器相同，均包括:第二十一晶體管(Τ21)，柵極與漏極均電性連接于恒壓高電位(DCH)，源極電性連接于第一節(jié)點(diǎn)(S);第二十二晶體管(Τ22)，柵極電性連接于所述反相器的輸入端(Vin)，漏極電性連接于第一節(jié)點(diǎn)(S)，源極電性連接于第一負(fù)電位(VSSl);第二十三晶體管(Τ23)，柵極電性連接于第一節(jié)點(diǎn)⑶，漏極電性連接于恒壓高電位(DCH)，源極電性連接于所述反相器的輸出端(Vout);第二十四晶體管(Τ24)，柵極電性連接于所述反相器的輸入端(Vin)，漏極電性連接于所述反相器的輸出端(Vout)，源極電性連接第二節(jié)點(diǎn)⑷；第二十五晶體管(Τ25)，柵極電性連接于第三節(jié)點(diǎn)(M)，漏極電性連接于恒壓高電位(DCH)，源極電性連接于第二節(jié)點(diǎn)(K);第二十六晶體管(Τ26)，柵極電性連接于所述反相器的輸入端(Vin)，漏極電性連接于第二節(jié)點(diǎn)(K)，源極連接于恒壓低電位(DCL)。
[0009]其中，所述第一反相器和所述第二反相器通過所述恒壓高電位(DCH)以及所述恒壓低電位(DCL)接收電路控制信號。
[0010]其中，所述第一反相器包括:第一晶體管(Tl)，柵極與漏極均電性連接于恒壓高電位(DCH)，源極電性連接于第一節(jié)點(diǎn)(S);第二晶體管(Τ2)，柵極電性連接于所述反相器的輸入端(Vin)，漏極電性連接于第一節(jié)點(diǎn)(S)，源極電性連接于第一負(fù)電位(VSSl);第三晶體管(Τ3)，柵極電性連接于第一節(jié)點(diǎn)(S)，漏極電性連接于恒壓高電位(DCH)，源極電性連接于所述反相器的輸出端(Vout);第四晶體管(Τ4)，柵極電性連接于所述反相器的輸入端(Vin)，漏極電性連接于所述反相器的輸出端(Vout)，源極電性連接第二節(jié)點(diǎn)⑷；第五晶體管(Τ5)，柵極與漏極均電性連接于恒壓高電位(DCH)，源極電性連接于第三節(jié)點(diǎn)(M);第六晶體管(Τ6)，柵極電性連接于所述反相器的輸入端(Vin)，漏極電性連接于第三節(jié)點(diǎn)(M)，源極連接于恒壓低電位(DCL);第七晶體管(Τ7)，柵極電性連接于第三節(jié)點(diǎn)(M)，漏極電性連接于恒壓高電位(DCH)，源極電性連接于第二節(jié)點(diǎn)(K);第八晶體管(Τ8)，柵極電性連接于所述反相器的輸入端(Vin)，漏極電性連接于第二節(jié)點(diǎn)(K)，源極連接于恒壓低電位(DCL);所述第二反相器包括:第二十一晶體管(Τ21)，柵極與漏極均電性連接于恒壓高電位(DCH)，源極電性連接于第一節(jié)點(diǎn)(S);第二十二晶體管(Τ22)，柵極電性連接于所述反相器的輸入端(Vin)，漏極電性連接于第一節(jié)點(diǎn)(S)，源極電性連接于第一負(fù)電位(VSSl);第二十三晶體管(Τ23)，柵極電性連接于第一節(jié)點(diǎn)(S)，漏極電性連接于恒壓高電位(DCH)，源極電性連接于所述反相器的輸出端(Vout);第二十四晶體管(Τ24)，柵極電性連接于所述反相器的輸入端(Vin)，漏極電性連接于所述反相器的輸出端(Vout)，源極電性連接第二節(jié)點(diǎn)(K);第二十五晶體管(Τ25)，柵極電性連接于第三節(jié)點(diǎn)(M)，漏極電性連接于恒壓高電位(DCH)，源極電性連接于第二節(jié)點(diǎn)(K);第二十六晶體管(Τ26)，柵極電性連接于所述反相器的輸入端(Vin)，漏極電性連接于第二節(jié)點(diǎn)(K)，源極連接于恒壓低電位(DCL)。
[0011]其中，所述第一反相器通過所述恒壓低電位(DCL)以及所述第一負(fù)電位(VSSl)接收電路控制信號，所述第二反相器通過所述恒壓高電位(DCH)以及所述恒壓低電位(DCL)接收電路控制信號。
[0012]其中，所述第一負(fù)電位(VSSl)、第二負(fù)電位(VSS2)與恒壓低電位(DCL)的關(guān)系為:恒壓低電位(DCL)〈第二負(fù)電位(VSS2)〈第一負(fù)電位(VSSl)。
[0013]其中，所述與非門邏輯運(yùn)算電路通過所述恒壓高電位(DCH)以及所述恒壓低電位(DCL)接收電路控制信號。
[0014]為解決上述技術(shù)問題，本發(fā)明采用的一個技術(shù)方案是:提供一種用于氧化物半導(dǎo)體薄膜晶體管的掃描驅(qū)動電路，所述電路包括與非門邏輯運(yùn)算電路。
[0015]本發(fā)明的有益效果是:本發(fā)明提供了一種用于氧化物半導(dǎo)體薄膜晶體管的掃描驅(qū)動電路及其與非門邏輯運(yùn)算電路，包括應(yīng)用于GOA電路下拉維持電路中的第一反相器和第二反相器，以及多個晶體管，利用NTFT與反相器的結(jié)合替代原有的PMOS元件的功能，實(shí)現(xiàn)類似原來的CMOS NAND運(yùn)算電路的特性，從而解決了 IGZO TFT單型器件邏輯運(yùn)算電路的設(shè)計(jì)問題，更適合大型的數(shù)字集成電路集成在液晶顯示器。
【附圖說明】
[0016]圖1為本發(fā)明實(shí)施方式中的與非門邏輯運(yùn)算電路的電路圖；
[0017]圖2為本發(fā)明實(shí)施方式中的與非門邏輯運(yùn)算電路中的第一反相器的電路圖；
[0018]圖3為本發(fā)明實(shí)施方式中的與非門邏輯運(yùn)算電路中的第二反相器的電路圖。
【具體實(shí)施方式】
[0019]下面結(jié)合附圖和實(shí)施方式對本發(fā)明進(jìn)行詳細(xì)說明。
[0020]請參閱圖1，為本發(fā)明實(shí)施方式中的與非門邏輯運(yùn)算電路的電路圖。其中，該與非門邏輯運(yùn)算電路20為應(yīng)用于用于氧化物半導(dǎo)體薄膜晶體管的掃描驅(qū)動電路的邏輯運(yùn)算電路。
[0021]該電路10包括第一反相器100、第二反相器200，其中，該第一反相器100和第二反相器200均為應(yīng)用于GOA電路下拉維持電路中反相器。
[0022]進(jìn)一步地，該第一反相器100和第二反相器200均為應(yīng)用于GOA電路下拉維持電路中的主反相器部分。
[0023]該電路10還包括:
[0024]第九晶體管(T9)，柵極電性連接于該第一反相器的輸出端，漏極電性連接于恒壓高電位(DCH)，源極電性連接于該邏輯運(yùn)算電路的輸出端(Vout)。
[0025]第十晶體管(TlO)，柵極電性連接于該第二反相器的輸出端，漏極電性連接于該恒壓高電位(DCH)，源極電性連接于該邏輯運(yùn)算電路的輸出端(Vout)。
[0026]第十一晶體管(Tll)，柵極電性連接于該邏輯運(yùn)算電路的第一輸入端(A)，漏極電性連接于該邏輯運(yùn)算電路的輸出端(Vout)。
[0027]第十二晶體管(T12)，柵極電性連接于該邏輯運(yùn)算電路的第二輸入端(B)，漏極電性連接于該第一十一晶體管(Tll)的源極，源極電性連接于恒壓低電位(DCL)。
[0028]其中，該與非門邏輯運(yùn)算電路通過該恒壓高電位(DCH)以及該恒壓低電位(DCL)接收電路控制信號。
[0029]請同時參閱圖2，為本發(fā)明一實(shí)施方式中的與非門邏輯運(yùn)算電路中的反相器的電路圖。該反相器的組成及連接關(guān)系如下:
[0030]第一晶體管(Tl)，柵極與漏極均電性連接于恒壓高電位(DCH)，源極電性連接于第一節(jié)點(diǎn)⑶。
[0031]第二晶體管(T2)，柵極電性連接于該反相器的輸入端(Vin)，漏極電性連接于第一節(jié)點(diǎn)(S)，源極電性連接于第一負(fù)電位(VSSl)。
[0032]第三晶體管(T3)，柵極電性連接于第一節(jié)點(diǎn)(S)，漏極電性連接于恒壓高電位(DCH)，源極電性連接于該反相器的輸出端(Vout)。
[0033]第四晶體管(T4)，柵極電性連接于該反相器的輸入端(Vin)，漏極電性連接于該反相器的輸出端(Vout)，源極電性連接第二節(jié)點(diǎn)(K)。
[0034]第五晶體管(T5)，柵極與漏極均電性連接于恒壓高電位(DCH)，源極電性連接于第三節(jié)點(diǎn)(M)。
[0035]第六晶體管(T6)，柵極電性連接于該反相器的