本發(fā)明涉及顯示技術(shù)領(lǐng)域，尤其涉及一種移位寄存器單元及其驅(qū)動方法、柵極驅(qū)動電路、顯示裝置。

背景技術(shù)：

液晶顯示器(liquidcrystaldisplay，簡稱lcd)具有低輻射、體積小及低耗能等優(yōu)點，被廣泛地應(yīng)用在筆記本電腦、平面電視或移動電話等電子產(chǎn)品中。

現(xiàn)有技術(shù)中，通常在液晶顯示器中陣列基板的周邊設(shè)置goa(gatedriveronarray，陣列基板行驅(qū)動)電路，用于對柵線進行逐行掃描。具體的，在一圖像幀內(nèi)，goa電路會從上至下或從下至上對柵線進行逐行掃描。以從上直下對柵線進行掃描為例，當對最后一行柵線掃描之后，goa電路需要從最后一行回到第一行，進入下一圖像幀的掃描步驟。為了避免對顯示造成影響，上述從最后一行回到第一行的這段時間，需要該goa電路中任意一個移位寄存器單元均無信號輸出，這段時間為消隱時間(blank)。

然而，在上述消隱時間內(nèi)，受到goa電路結(jié)構(gòu)以及其內(nèi)部晶體管自身耦合電容的影響，使得goa電路部分節(jié)點或者晶體管存儲的電荷沒有得到充分的釋放，這樣一來，在上述消隱時間內(nèi)，會對goa電路中移位寄存器單元的輸出端造成噪聲干擾，降低goa電路的穩(wěn)定性。

技術(shù)實現(xiàn)要素：

本發(fā)明的實施例提供一種移位寄存器單元及其驅(qū)動方法、柵極驅(qū)動電路、顯示裝置，能夠降低對goa電路中移位寄存器單元的輸出端造成噪聲干擾的幾率。

為達到上述目的，本發(fā)明的實施例采用如下技術(shù)方案：

本發(fā)明實施例的一方面，提供一種移位寄存器單元，包括上拉控制模塊、上拉模塊、下拉控制模塊、下拉模塊、復(fù)位模塊以及降噪控制模塊；所述上拉控制模塊連接信號輸入端以及上拉節(jié)點，用于在所述信號輸入端的控制下，將所述信號輸入端的電壓輸出至所述上拉節(jié)點；所述上拉模塊連接所述上拉節(jié)點、第一時鐘信號輸入端以及信號輸出端，用于將上拉節(jié)點的電位進行存儲，并在所述上拉節(jié)點的控制下將所述第一時鐘信號輸入端的電壓輸出至所述信號輸出端；所述下拉控制模塊連接第二時鐘信號輸入端、所述上拉節(jié)點、下拉節(jié)點以及第一電壓端，用于在所述第二時鐘信號輸入端的控制下，將所述第二時鐘信號輸入端的電壓輸出至所述下拉節(jié)點，或者用于在所述上拉節(jié)點的控制下，將所述下拉節(jié)點的電壓下拉至所述第一電壓端的電壓；所述下拉模塊連接所述下拉節(jié)點、所述上拉節(jié)點、所述信號輸出端以及所述第一電壓端，用于在所述下拉節(jié)點的控制下，分別將所述上拉節(jié)點和所述信號輸出端的電壓下拉至所述第一電壓端的電壓；所述復(fù)位模塊連接復(fù)位信號端、所述上拉節(jié)點、所述信號輸出端以及所述第一電壓端，用于在所述復(fù)位信號端的控制下，分別將所述上拉節(jié)點和所述信號輸出端的電壓下拉至所述第一電壓端的電壓；所述降噪控制模塊連接降噪控制信號端、所述下拉節(jié)點，用于在一圖像幀的消隱時間，在所述降噪控制信號端的控制下，將所述降噪控制信號端的電壓輸出至所述下拉節(jié)點。

優(yōu)選的，所述降噪控制模塊由第一晶體管構(gòu)成；所述第一晶體管的柵極和第一極連接所述降噪控制信號端，第二極與所述下拉節(jié)點相連接。

優(yōu)選的，所述上拉控制模塊包括第二晶體管；所述第二晶體管的柵極和第一極連接所述信號輸入端，第二極與所述上拉節(jié)點相連接。

優(yōu)選的，所述上拉模塊包括驅(qū)動晶體管和存儲電容；所述驅(qū)動晶體管的柵極連接所述上拉節(jié)點，第一極連接所述第一時鐘信號輸入端，第二極與所述信號輸出端相連接；所述存儲電容的一端連接所述上拉節(jié)點，另一端與所述信號輸出端相連接。

優(yōu)選的，所述下拉控制模塊包括第三晶體管、第四晶體管、第五晶體管以及第六晶體管；所述第三晶體管的柵極和第一極連接所述第二時鐘信號輸入端，第二極與所述第四晶體管的柵極相連接；所述第四晶體管的第一極連接所述第二時鐘信號輸入端，第二極與所述下拉節(jié)點相連接；所述第五晶體管的柵極連接所述上拉節(jié)點，第一極連接所述第三晶體管的第二極，第二極與所述第一電壓端相連接；所述第六晶體管的柵極連接所述上拉節(jié)點，第一極連接所述下拉節(jié)點，第二極與所述第一電壓端相連接。

優(yōu)選的，所述下拉模塊包括第七晶體管和第八晶體管；所述第七晶體管的柵極連接所述下拉節(jié)點，第一極連接所述上拉節(jié)點，第二極與所述第一電壓端相連接；所述第八晶體管的柵極連接所述下拉節(jié)點，第一極連接所述信號輸出端，第二極與所述第一電壓端相連接。

優(yōu)選的，所述復(fù)位模塊包括第九晶體管和第十晶體管；所述第九晶體管的柵極連接所述復(fù)位信號端，第一極連接所述上拉節(jié)點，第二極與所述第一電壓端相連接；所述第十晶體管的柵極連接所述復(fù)位信號端，第一極連接所述信號輸出端，第二極與所述第一電壓端相連接。

優(yōu)選的，還包括輔助降噪模塊，所述輔助降噪模塊連接所述第二時鐘信號輸入端，信號輸出端以及第一電壓端，用于在所述第二時鐘信號輸入端的控制下，將所述信號輸出端的電壓下拉至所述第一電壓端的電壓。

進一步優(yōu)選的，所述輔助降噪模塊包括第十一晶體管；所述第十一晶體管的柵極連接所述第二時鐘信號輸入端，第一極連接所述信號輸出端，第二極與所述第一電壓端相連接。

進一步優(yōu)選的，所述上拉控制模塊還連接第二時鐘信號輸入端，用于在所述第二時鐘信號輸入端的控制下，將所述信號輸入端的電壓輸出至所述上拉節(jié)點；所述上拉控制模塊還包括第十二晶體管；所述第十二晶體管的柵極連接所述第二時鐘信號輸入端，第一極連接所述信號輸入端，第二極與所述上拉節(jié)點相連接。

本發(fā)明實施例的另一方面，提供一種柵極驅(qū)動電路，包括多個級聯(lián)的如上所述的任意一種移位寄存器單元；第一級移位寄存器單元的信號輸入端連接起始信號端；除了第一級移位寄存器單元以外，上一級移位寄存器單元的信號輸出端與下一級移位寄存器單元的信號輸入端相連接；除了最后一級移位寄存器單元以外，下一級移位寄存器單元的信號輸出端與上一級移位寄存器單元的復(fù)位信號端相連接；最后一級移位寄存器單元的復(fù)位信號端連接所述起始信號端。

本發(fā)明實施例的又一方面，提供一種顯示裝置，包括上述柵極驅(qū)動電路。

本發(fā)明實施例的再一方面，提供一種用于驅(qū)動如上所述的任意一種移位寄存器單元的方法，在一圖像幀內(nèi)，所述方法包括：在輸入階段：在信號輸入端的控制下，上拉控制模塊將信號輸入端的電壓輸出至上拉節(jié)點；上拉模塊將所述上拉節(jié)點的電位進行存儲，并在所述上拉節(jié)點的控制下將第一時鐘信號輸入端的電壓輸出至信號輸出端；在所述上拉節(jié)點的控制下，下拉控制模塊將下拉節(jié)點的電壓下拉至第一電壓端的電壓；在輸出階段：上拉模塊將上一階段存儲的信號輸出至所述上拉節(jié)點，在所述上拉節(jié)點的控制下，所述上拉模塊將所述第一時鐘信號輸入端的電壓至所述信號輸出端，所述信號輸出端輸出柵極掃描信號；在所述上拉節(jié)點的控制下，所述下拉控制模塊將所述下拉節(jié)點的電壓下拉至所述第一電壓端的電壓；在復(fù)位階段：在復(fù)位信號端的控制下，復(fù)位模塊分別將所述上拉節(jié)點和所述信號輸出端的電壓下拉至所述第一電壓端的電壓；在第二時鐘信號輸入端的控制下，所述下拉控制模塊將所述第二時鐘信號輸入端的電壓輸出至所述下拉節(jié)點；在所述下拉節(jié)點的控制下，下拉模塊分別將所述上拉節(jié)點和所述信號輸出端的電壓下拉至所述第一電壓端的電壓；在消隱時間：在降噪控制信號端的控制下，降噪控制模塊將所述降噪控制信號端的電壓輸出至所述下拉節(jié)點；在所述下拉節(jié)點的控制下，所述下拉模塊分別將所述上拉節(jié)點和所述信號輸出端的電壓下拉至所述第一電壓端的電壓。

優(yōu)選的，在所述移位寄存器單元包括輔助降噪模塊的情況下，在一圖像幀內(nèi)，所述方法還包括：在所述輸入階段和所述復(fù)位階段：在所述第二時鐘信號輸入端的控制下，所述輔助降噪模塊將所述信號輸出端的電壓下拉至所述第一電壓端的電壓。

綜上所述，在一圖像幀內(nèi)，通過上拉控制模塊可以對上拉節(jié)點的電位進行控制?；诖耍谠撋侠?jié)點的控制下，上述上拉模塊，可以將第一時鐘信號輸入端的電壓輸出至信號輸出端，以使得該信號輸出端能夠在該移位寄存器單元的輸出階段，向與該信號輸出端相連接的柵線輸出柵極掃描信號。此外，下拉控制模塊能夠控制下拉節(jié)點的電位，以使得在該下拉節(jié)點的控制下，下拉模塊可以將上拉節(jié)點和信號輸出端的電位下拉至第一電壓端的電壓，從而可以在移位寄存器單元的非輸出階段，保證該移位寄存器單元的信號輸出端無信號輸出。在此基礎(chǔ)上，在復(fù)位信號端的控制下，復(fù)位模塊還可以將上拉節(jié)點和信號輸出端的電位下拉至第一電壓端vss的電壓，從而對上拉節(jié)點和信號輸出端的電位進行復(fù)位，以表面該上拉節(jié)點和信號輸出端上殘留的電荷對下一圖像幀的顯示畫面造成影響。此外，在上述一圖像幀的消隱時間，為了避免移位寄存器單元中上拉節(jié)點以及晶體管存儲的電荷沒有得到充分的釋放，可以通過降噪控制模塊將降噪控制信號端的電壓輸出至下拉節(jié)點，以對該下拉節(jié)點的電位進行控制，使得在下拉節(jié)點的控制下，下拉模塊能夠分別將上拉節(jié)點和信號輸出端的電壓下拉至第一電壓端的電壓，從而對上拉節(jié)點和信號輸出端存儲的電荷進行釋放，達到降噪處理的目的。

附圖說明

為了更清楚地說明本發(fā)明實施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。

圖1為本發(fā)明實施例提供的一種移位寄存器單元的結(jié)構(gòu)示意圖；

圖2為圖1中各個模塊對應(yīng)的具體結(jié)構(gòu)示意圖；

圖3為本發(fā)明實施例提供的另一種移位寄存器單元的結(jié)構(gòu)示意圖；

圖4為圖3中各個模塊對應(yīng)的具體結(jié)構(gòu)示意圖；

圖5為用于驅(qū)動圖2或圖4所示的移位寄存器單元的各個控制信號的時序圖；

圖6為本發(fā)明實施例提供的一種柵極驅(qū)動電路的結(jié)構(gòu)示意圖。

附圖標記：

10-上拉控制模塊；20-上拉模塊；30-下拉控制模塊；40-下拉模塊；50-復(fù)位模塊；60-降噪控制模塊；70-輔助降噪模塊；input-信號輸入端；clk-第一時鐘信號端輸入端；clkb-第二時鐘信號輸入端；output-信號輸出端；reset-復(fù)位信號端；vss-第一電壓端；stv_in-降噪控制信號端。

具體實施方式

下面將結(jié)合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術(shù)方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而不是全部的實施例?；诒景l(fā)明中的實施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。

本發(fā)明實施例提供一種移位寄存器單元，如圖1所示，包括上拉控制模塊10、上拉模塊20、下拉控制模塊30、下拉模塊40、復(fù)位模塊50以及降噪控制模塊60。

具體的，上拉控制模塊10連接信號輸入端input以及上拉節(jié)點pu。該上拉控制模塊10用于在信號輸入端input的控制下，將該信號輸入端input的電壓輸出至上拉節(jié)點pu。

上拉模塊20連接上拉節(jié)點pu、第一時鐘信號輸入端clk以及信號輸出端output。該上拉模塊20用于將上拉節(jié)點pu的電位進行存儲，并在上拉節(jié)點pu的控制下將第一時鐘信號輸入端clk的電壓輸出至信號輸出端output。

下拉控制模塊30連接第二時鐘信號輸入端clkb、上拉節(jié)點pu、下拉節(jié)點pd以及第一電壓端vss。該下拉控制模塊30用于在第二時鐘信號輸入端clkb的控制下，將第二時鐘信號輸入端clkb的電壓輸出至下拉節(jié)點pd。或者，上述下拉控制模塊30用于在上拉節(jié)點pu的控制下，將下拉節(jié)點pd的電壓下拉至第一電壓端vss的電壓。

下拉模塊40連接下拉節(jié)點pd、上拉節(jié)點pu、信號輸出端output以及第一電壓端vss。該下拉模塊40用于在下拉節(jié)點pd的控制下，分別將上拉節(jié)點pu和信號輸出端output的電壓下拉至第一電壓端vss的電壓。

復(fù)位模塊50連接復(fù)位信號端reset、上拉節(jié)點pu、信號輸出端output以及第一電壓端vss。該復(fù)位模塊50用于在復(fù)位信號端reset的控制下，分別將上拉節(jié)點pu和信號輸出端output的電壓下拉至第一電壓端vss的電壓。

降噪控制模塊60連接降噪控制信號端stv_in、下拉節(jié)點pd。該降噪控制模塊60用于在一圖像幀(frame)的消隱時間，在降噪控制信號端stv_in的控制下，將降噪控制信號端stv_in的電壓輸出至下拉節(jié)點pd，以使得在下拉節(jié)點pd的控制下，下拉模塊40分別將上拉節(jié)點pu和信號輸出端output的電壓下拉至第一電壓端vss的電壓。

綜上所述，在一圖像幀內(nèi)，通過上拉控制模塊10可以對上拉節(jié)點pu的電位進行控制?；诖?，在該上拉節(jié)點pu的控制下，上述上拉模塊20，可以將第一時鐘信號輸入端clk的電壓輸出至信號輸出端output，以使得該信號輸出端output能夠在該移位寄存器單元的輸出階段，向與該信號輸出端output相連接的柵線輸出柵極掃描信號。此外，下拉控制模塊30能夠控制下拉節(jié)點pd的電位，以使得在該下拉節(jié)點pd的控制下，下拉模塊40可以將上拉節(jié)點pu和信號輸出端output的電位下拉至第一電壓端vss的電壓，從而可以在移位寄存器單元的非輸出階段，保證該移位寄存器單元的信號輸出端output無信號輸出。在此基礎(chǔ)上，在復(fù)位信號端reset的控制下，復(fù)位模塊50還可以將上拉節(jié)點pu和信號輸出端output的電位下拉至第一電壓端vss的電壓，從而對上拉節(jié)點pu和信號輸出端output的電位進行復(fù)位，以表面該上拉節(jié)點pu和信號輸出端output上殘留的電荷對下一圖像幀的顯示畫面造成影響。

此外，在上述一圖像幀的消隱時間，為了避免移位寄存器單元中上拉節(jié)點pd以及晶體管存儲的電荷沒有得到充分的釋放，可以通過降噪控制模塊60將降噪控制信號端stv_in的電壓輸出至下拉節(jié)點pd，以對該下拉節(jié)點pd的電位進行控制，使得在下拉節(jié)點pd的控制下，下拉模塊40能夠分別將上拉節(jié)點pu和信號輸出端output的電壓下拉至第一電壓端vss的電壓，從而對上拉節(jié)點pu和信號輸出端output存儲的電荷進行釋放，達到降噪處理的目的。

以下對圖1所示的移位寄存器單元中各個模塊的結(jié)構(gòu)進行詳細的舉例說明。

具體的，上述降噪控制模塊60如圖2所示，由第一晶體管m1構(gòu)成。該第一晶體管m1的柵極和第一極連接降噪控制信號端stv_in，第二極與下拉節(jié)點pd相連接。

上拉控制模塊10包括第二晶體管m2。

其中，第二晶體管m2的柵極和第一極連接信號輸入端input，第二極與上拉節(jié)點pu相連接。

在此基礎(chǔ)上，如圖3所示，當該上拉控制模塊40還連接第二時鐘信號輸入端clkb時，該上拉控制模塊40還用于在第二時鐘信號輸入端clkb的控制下，將信號輸入端input的電壓輸出至上拉節(jié)點pu。

在此情況下，上拉控制模塊40如圖4所示還包括第十二晶體管m12。其中，該第十二晶體管m12的柵極連接第二時鐘信號輸入端clkb，第一極連接信號輸入端input，第二極與上拉節(jié)點pu相連接。

由上述可知，當?shù)诙w管m2和第十二晶體管m12都導(dǎo)通時，上述兩個晶體管均是將信號輸入端input的信號輸出至上拉節(jié)點pu。因此第二晶體管m2和第十二晶體管m12的作用相同。這樣一來，當其中一個晶體管損壞時，該上拉控制模塊40仍然可以正常工作。

在此基礎(chǔ)上，如圖2所示，上拉模塊包括驅(qū)動晶體管md和存儲電容cst。

其中，驅(qū)動晶體管md的柵極連接上拉節(jié)點pu，第一極連接第一時鐘信號輸入端clk，第二極與信號輸出端output相連接。

需要說明的是，由于驅(qū)動晶體管md與信號輸出端output相連接，而信號輸出端output又與陣列基板中的柵線相連接，所以驅(qū)動晶體管md連接有負載，其需要具備一定的驅(qū)動能力。在此情況下，上述驅(qū)動晶體管md相對于其他僅起到開關(guān)作用的晶體管而言，該驅(qū)動晶體管md的尺寸較大。

此外，存儲電容cst的一端連接上拉節(jié)點pu，另一端與信號輸出端output相連接。該存儲電容cst可以對輸入至上拉節(jié)點pu的電壓進行存儲，還可以將存儲的電壓釋放至驅(qū)動晶體管md的柵極。

進一步地，下拉控制模塊30包括第三晶體管m3、第四晶體管m4、第五晶體管m5以及第六晶體管m6。

其中，第三晶體管m3的柵極和第一極連接第二時鐘信號輸入端clkb，第二極與第四晶體管m4的柵極相連接。

第四晶體管m4的第一極連接第二時鐘信號輸入端clkb，第二極與下拉節(jié)點pd相連接。

第五晶體管m5的柵極連接上拉節(jié)點pu，第一極連接第三晶體管m3的第二極，第二極與第一電壓端vss相連接。

第六晶體管m6的柵極連接上拉節(jié)點pu，第一極連接下拉節(jié)點pd，第二極與第一電壓端vss相連接。

此外，下拉模塊40包括第七晶體管m7和第八晶體管m8。

其中，第七晶體管m7的柵極連接下拉節(jié)點pd，第一極連接上拉節(jié)點pu，第二極與第一電壓端vss相連接。

第八晶體管m8的柵極連接下拉節(jié)點pd，第一極連接信號輸出端output，第二極與第一電壓端vss相連接。

復(fù)位模塊50包括第九晶體管m9和第十晶體管m10。

其中，第九晶體管m9的柵極連接復(fù)位信號端reset，第一極連接上拉節(jié)點pu，第二極與第一電壓端vss相連接。

第十晶體管m10的柵極連接復(fù)位信號端reset，第一極連接信號輸出端output，第二極與第一電壓端vss相連接。

在此基礎(chǔ)上，為了進一步提高對移位寄存器單元的降噪效果，優(yōu)選的上述移位寄存器單元如圖3所示還包括輔助降噪模塊70。

具體的，該輔助降噪模塊70連接第二時鐘信號輸入端clkb，信號輸出端output以及第一電壓端vss。該輔助降噪模塊70用于在第二時鐘信號輸入端clkb的控制下，將信號輸出端output的電壓下拉至第一電壓端vss的電壓。

基于此，上述輔助降噪模塊如圖4所示，可以包括第十一晶體管m11。

其中，第十一晶體管m11的柵極第二時鐘信號輸入端clkb，第一極連接信號輸出端output，第二極與第一電壓端vss相連接。

需要說明的是，上述晶體管可以為n型晶體管，在此情況下，晶體管的第一極可以為漏極，第二極可以為源極?；蛘?，上述晶體管也可以為p型晶體管，在此情況下，晶體管的第一極可以為源極，第二極為漏極。此外，上述晶體管可以為增強型晶體管，也可以為耗盡型晶體管，本發(fā)明對此不作限定。

以下以上述晶體管以及與柵線相連接的位于亞像素內(nèi)的各個晶體管均為n型晶體管為例，并結(jié)合圖5對如圖4所示的移位寄存器單元中的各個晶體管，在一圖像幀的不同的階段(p1～p3，以及blank)的通斷情況進行詳細的舉例說明。其中，本發(fā)明實施例中是以第一電壓端vss恒定輸出低電平為例進行的說明。

輸入階段p1：stv_in＝0；clk＝0，clkb＝1；input＝1，reset＝0，output＝0；其中“0”表示低電平，“1”表示高電平。

在此情況下，信號輸入端input輸出高電平，第二晶體管m2導(dǎo)通，且第二時鐘信號輸入端clkb輸出高電平，第十二晶體管m12導(dǎo)通，從而使得信號輸入端input的高電平能夠通過第二晶體管m2和第十二晶體管m12，傳輸至上拉節(jié)點pu，從而對上拉節(jié)點pu進行充電，使得該上拉節(jié)點pu的電位升高。

此時，存儲電容cst對輸入至上拉節(jié)點pu的電壓進行存儲。此外，隨著上拉節(jié)點pu的電位逐漸升高，驅(qū)動晶體管md導(dǎo)通，從而將第一時鐘信號輸入端clk輸出的低電平傳輸至信號輸出端output。

此外，在上述上拉節(jié)點pu高電位的控制下，第五晶體管m5和第六晶體管m6導(dǎo)通。因此，即使第二時鐘信號輸入端clkb輸出高電平將導(dǎo)通第三晶體管m3，上述導(dǎo)通的第五晶體管m5也會將第三晶體管m3第二極以及第四晶體管m4的柵極電位下拉至第一電壓端vss，從而可以避免第四晶體管m4導(dǎo)通，以使得第二時鐘信號輸入端clkb的高電平無法通過第四晶體管m4輸出至下拉節(jié)點pd，此時下拉節(jié)點pd為低電平。

基于此，由于第六晶體管m6導(dǎo)通，因此可以將下拉節(jié)點pd的電位下拉至第一電壓端vss。在此情況下，第七晶體管m7和第八晶體管m8均處于截止狀態(tài)。此外，由于復(fù)位信號端reset輸出低電平，因此第九晶體管m9和第十晶體管m10均處于截止狀態(tài)。

綜上所述，信號輸出端output在上述輸入階段p1輸出低電平，因此該階段移位寄存器單元處于非輸出階段，而不輸出柵極驅(qū)動信號。

輸出階段p2：stv_in＝0；clk＝1，clkb＝0；input＝0，reset＝0，output＝1。

在此情況下，信號輸入端input輸出低電平，第二晶體管m2處于截止狀態(tài)，且第二時鐘信號輸入端clkb輸入低電平，第十二晶體管m12、第三晶體管m3截止以及第四晶體管m4處于截止狀態(tài)。

此外，上述存儲電容cst將輸入階段p1存儲的高電平進行釋放，以對上拉節(jié)點pu進行充電，從而使得驅(qū)動晶體管md保持開啟狀態(tài)。在此情況下，第一時鐘信號輸入端clk的高電平通過驅(qū)動晶體管md輸出至信號輸出端output。在此基礎(chǔ)上，在存儲電容cst的自舉(bootstrapping)作用下，上拉節(jié)點pu的電位進一步升高，以維持驅(qū)動晶體管md處于導(dǎo)通的狀態(tài)，從而使得第一時鐘信號輸入端clk的高電平能夠作為柵極掃描信號，持續(xù)穩(wěn)定的輸出至與該信號輸出端output相連接的柵線上。

此外，在上拉節(jié)點pu高電位的控制下，第五晶體管m5和第六晶體管m6導(dǎo)通。第六晶體管m6將下拉節(jié)點pd的電位拉低至第一電壓端vgl的低電平。在此情況下，與上述輸入階段p1相同，第七晶體管m7、第八晶體管m8處于截止狀態(tài)。復(fù)位信號端reset輸出低電平，第九晶體管m9和第十晶體管m10均處于截止狀態(tài)。

綜上所述，信號輸出端output在上述輸出階段p2輸出高電平，該高電平作為柵極掃描信號，輸出至與上述信號輸出端output相連接的柵線上，以對該行柵線控制的亞像素進行選通。

復(fù)位階段p3：stv_in＝0；clk＝0，clkb＝1；input＝0，reset＝1，output＝0。

在此情況下，復(fù)位信號端reset輸出高電平，第九晶體管m9和第十晶體管m10導(dǎo)通，通過第九晶體管m9將上拉節(jié)點pu的電位下拉至第一電壓端vss，以對上拉節(jié)點pu進行復(fù)位；通過第十晶體管m10將信號輸出端output的電位下拉至第一電壓端vss，以對信號輸出端output進行復(fù)位。

此外，第二時鐘信號輸入端clkb輸出高電平將第三晶體管m3導(dǎo)通，且第二時鐘信號輸入端clkb輸出高電平通過第三晶體管m3傳輸至第四晶體管m4的柵極，該第四晶體管m4導(dǎo)通，使得第二時鐘信號輸入端clkb輸出高電平通過上述第四晶體管m4傳輸至下拉節(jié)點pd，該下拉節(jié)點pd為高電平。

在下拉節(jié)點pd的控制下，第七晶體管m7和第八晶體管m8導(dǎo)通，通過第七晶體管m7將上拉節(jié)點pu的電位下拉至第一電壓端vss；通過第八晶體管m8將信號輸出端output的電位下拉至第一電壓端vss。

此外，由于上拉節(jié)點pu的電位被拉低，因此驅(qū)動晶體管md、第五晶體管m5以及第六晶體管m6截止。

綜上所述，信號輸出端output在上述復(fù)位階段p3輸出低電平，因此該階段移位寄存器單元處于非輸出階段，而不輸出柵極驅(qū)動信號。

消隱時間blank：stv_in＝1；input＝0，reset＝0，output＝0。

在此情況下，在降噪控制信號端stv_in輸出高電平的控制下，第一晶體管m1導(dǎo)通，從而將降噪控制信號端stv_in輸出高電平通過該第一晶體管m1傳輸至下拉節(jié)點pd。這樣一來，在上述消隱時間blank，下拉節(jié)點pd能夠持續(xù)保持高電平。在此情況下，在下拉節(jié)點pd的控制下，第七晶體管m7和第八晶體管m8導(dǎo)通，通過第七晶體管m7將上拉節(jié)點pu的電位下拉持續(xù)至第一電壓端vss，從而可以在上述消隱時間blank內(nèi)，可以對上拉節(jié)點pu持續(xù)進行降噪；并且通過第八晶體管m8將信號輸出端output的電位持續(xù)下拉至第一電壓端vss，從而可以在上述消隱時間blank內(nèi)，可以對信號輸出端output持續(xù)進行降噪。從而可以有效避免噪聲對顯示效果造成的影響。

需要說明的是，上述實施例中晶體管的通、斷過程是以所有晶體管為n型晶體管為例進行說明的，當所有晶體管均為p型時，需要對圖5中的部分控制信號進行翻轉(zhuǎn)，而移位寄存器單元中各個模塊的晶體管的通斷過程同上所述，此處不再贅述。

本發(fā)明實施例提供一種柵極驅(qū)動電路，如圖6所示，包括多個級聯(lián)的如上述所述的任意一種移位寄存器單元(rs1、rs2……rsn)。其中，n≥2，n為正整數(shù)。

第一級移位寄存器單元rs1的信號輸入端input連接起始信號端stv。除了第一級移位寄存器單元rs1以外，上一級移位寄存器單元的信號輸出端input與下一級移位寄存器單元的信號輸入端input相連接。

由上述可知，除了第一級移位寄存器單元rs1以外，其余移位寄存器單元的信號輸入端input連接上一級移位寄存器單元的信號輸出端output，基于此，上述其余移位寄存器單元的上拉控制模塊10如圖4所述還包括第十二晶體管m12時，在第二時鐘信號輸入端clkb的控制下，可以將上一級移位寄存器單元的信號輸出端output的噪聲通過上述第十二晶體管m12傳輸至下一級移位寄存器單元中的上拉節(jié)點pu處，然后在通過該級移位寄存器單元中的復(fù)位模塊50、下拉模塊40以及降噪控制模塊60對上述上拉節(jié)點pu進行降噪，以通過達到逐級降噪的目的。

需要說明的是，其中，起始信號端stv用于輸出起始信號，該柵極驅(qū)動電路的第一級移位寄存器單元rs1的信號輸入端input在接收到上述起始信號后，上述多個級聯(lián)的移位寄存器單元逐行對與其各自的信號輸出端output相連接的柵線(g1、g2……gn)進行掃描。

此外，除了最后一級移位寄存器單元rsn以外，下一級移位寄存器單元的信號輸出端output與上一級移位寄存器單元的復(fù)位信號端reset相連接。最后一級移位寄存器單元rsn的復(fù)位信號端reset可以連接上述起始信號端stv。這樣一來，當起始信號端stv的起始信號輸入第一級移位寄存器單元rs1的信號輸入端input時，最后一級移位寄存器單元rsn的復(fù)位信號端reset可以將起始信號端stv的起始信號作為復(fù)位信號對最后一級移位寄存器單元rsn的信號輸出端output以及上拉節(jié)點pu進行復(fù)位。

在此基礎(chǔ)上，每個移位寄存器單元連接的降噪控制信號端stv_in如圖6所示，均獨立設(shè)置。

需要說明的是，為了使得每一個移位寄存器單元的第一時鐘信號輸入端clk與第二時鐘信號輸入端clkb輸出的信號如圖5所示波形的頻率、振幅相同，相位相反?？梢匀鐖D6所示，不同移位寄存器單元上的第一時鐘信號輸入端clk和第二時鐘信號輸入端clkb分別與第一系統(tǒng)時鐘信號輸入端clk1和第二系統(tǒng)時鐘信號輸入端clk2交替連接。

例如，第一級移位寄存器單元rs1的第一時鐘信號輸入端clk連接第一系統(tǒng)時鐘信號輸入端clk1，第二時鐘信號輸入端clkb連接第二系統(tǒng)時鐘信號輸入端clk2；第二級移位寄存器單元rs2的第一時鐘信號輸入端clk連接第二系統(tǒng)時鐘信號輸入端clk2，第二時鐘信號輸入端clkb連接第一系統(tǒng)時鐘信號輸入端clk3。以下移位寄存器單元的連接方式同上所述。

本發(fā)明實施例提供一種顯示裝置，包括如上所述的柵極驅(qū)動電路。該顯示裝置中的柵極驅(qū)動電路具有與前述實施例提供的柵極驅(qū)動電路相同的結(jié)構(gòu)和有益效果。由于前述實施例已經(jīng)對柵極驅(qū)動電路的結(jié)構(gòu)和有益效果進行了詳細的描述，此處不再贅述。

本發(fā)明實施例提供一種用于驅(qū)動如上所述的任意一種移位寄存器單元的方法，在一圖像幀內(nèi)，上述方法包括：

在如圖5所示的輸入階段p1：

在信號輸入端input的控制下，如圖1或圖3所示的上拉控制模塊10將信號輸入端input的電壓輸出至上拉節(jié)點pu。上拉模塊將20上拉節(jié)點pu的電位進行存儲，并在上拉節(jié)點pu的控制下將第一時鐘信號輸入端clk的電壓輸出至信號輸出端output。在上拉節(jié)點的控制下，下拉控制模塊30將下拉節(jié)點pd的電壓下拉至第一電壓端vss的電壓。

在輸出階段p2：

上拉模塊20將上一階段存儲的信號輸出至上拉節(jié)點pu，在上拉節(jié)點pu的控制下，上拉模塊20將第一時鐘信號輸入端clk的電壓至信號輸出端output，以使得該信號輸出端output輸出柵極掃描信號。

此外，在上拉節(jié)點pu的控制下，下拉控制模塊30將下拉節(jié)點pu的電壓下拉至第一電壓端vss的電壓。

在復(fù)位階段p3：

在復(fù)位信號端reset的控制下，復(fù)位模塊50分別將上拉節(jié)點pu和信號輸出端output的電壓下拉至第一電壓端vss的電壓。在第二時鐘信號輸入端clkb的控制下，下拉控制模塊30將第二時鐘信號輸入端clkb的電壓輸出至下拉節(jié)點pd。

在此情況下，在下拉節(jié)點pd的控制下，下拉模塊40分別將上拉節(jié)點pu和信號輸出端output的電壓下拉至第一電壓端vss的電壓。

在消隱時間blank：

在降噪控制信號端stv_in的控制下，降噪控制模塊60將降噪控制信號端stv_in的電壓輸出至下拉節(jié)點pd。在下拉節(jié)點pd的控制下，下拉模塊40分別將上拉節(jié)點pu和信號輸出端output的電壓下拉至第一電壓端vss的電壓。

具體的，當上述移位寄存器單元中各個模塊的結(jié)構(gòu)如圖2或圖4所示，且各個模塊中的晶體管均為n型晶體管時，上述各個模塊中的晶體管在上述各個階段的通斷狀態(tài)同上所述，此處不再贅述。

在此基礎(chǔ)上，如圖3所示，在移位寄存器單元包括輔助降噪模塊70的情況下，在一圖像幀內(nèi)，上述方法還包括：

在上述輸入階段p1和復(fù)位階段p3：

在第二時鐘信號輸入端clkb的控制下，輔助降噪模塊70將信號輸出端output的電壓下拉至第一電壓端vss的電壓。

具體的，當上述輔助降噪模塊70的結(jié)構(gòu)如圖4所示包括第十一晶體管m11，且該第十一晶體管m11為n型晶體管時，該第十一晶體管m11可以在第二時鐘信號輸入端clkb輸出高電平時，處于導(dǎo)通狀態(tài)，從而將信號輸出端output的電壓下拉至第一電壓端vss的電壓。

本領(lǐng)域普通技術(shù)人員可以理解：實現(xiàn)上述方法實施例的全部或部分步驟可以通過程序指令相關(guān)的硬件來完成，前述的程序可以存儲于一計算機可讀取存儲介質(zhì)中，該程序在執(zhí)行時，執(zhí)行包括上述方法實施例的步驟；而前述的存儲介質(zhì)包括：rom、ram、磁碟或者光盤等各種可以存儲程序代碼的介質(zhì)。

以上所述，僅為本發(fā)明的具體實施方式，但本發(fā)明的保護范圍并不局限于此，任何熟悉本技術(shù)領(lǐng)域的技術(shù)人員在本發(fā)明揭露的技術(shù)范圍內(nèi)，可輕易想到變化或替換，都應(yīng)涵蓋在本發(fā)明的保護范圍之內(nèi)。因此，本發(fā)明的保護范圍應(yīng)以所述權(quán)利要求的保護范圍為準。