本發(fā)明涉及顯示驅(qū)動技術(shù)領(lǐng)域，尤其涉及一種移位寄存器單元、驅(qū)動方法、柵極驅(qū)動電路和顯示裝置。

背景技術(shù)：

目前隨著液晶面板業(yè)競爭趨于激烈，降低面板成本成為面板廠商的首選方法，其中g(shù)oa(gateonarray，設(shè)置在陣列基板上的柵極驅(qū)動)電路的采用可以減少ic(integratedcircuit，集成電路)使用量，因此成為降低成本的一個直接的方法。噪聲降低是goa電路設(shè)計的一個考慮重點，現(xiàn)有的goa電路輸出噪聲高、穩(wěn)定性差。

技術(shù)實現(xiàn)要素：

本發(fā)明的主要目的在于提供一種移位寄存器單元、驅(qū)動方法、柵極驅(qū)動電路和顯示裝置，解決現(xiàn)有的移位寄存器單元無法很好的對上拉節(jié)點和柵極驅(qū)動信號輸出端進行降噪，從而無法實現(xiàn)柵極驅(qū)動信號的穩(wěn)定有效輸出的問題。

為了達到上述目的，本發(fā)明提供了一種移位寄存器單元，包括：

起始單元，分別與起始端和上拉節(jié)點連接；

上拉節(jié)點控制單元，分別與所述上拉節(jié)點、第一時鐘信號輸入端和下拉節(jié)點連接；

下拉節(jié)點控制單元，分別與所述第一時鐘信號輸入端、所述下拉節(jié)點、所述起始端和所述上拉節(jié)點連接；

柵極驅(qū)動信號輸出單元，分別與第二時鐘信號輸入端、所述上拉節(jié)點、所述下拉節(jié)點、低電平輸入端和柵極驅(qū)動信號輸出端連接；

第一電容單元，連接于所述上拉節(jié)點和所述柵極驅(qū)動信號輸出端之間；以及，

上拉節(jié)點降噪單元，分別與降噪控制端、所述上拉節(jié)點和所述低電平輸入端連接，用于在所述降噪控制端的控制下，控制所述上拉節(jié)點與所述低電平輸入端之間連接或斷開。

實施時，本發(fā)明所述的移位寄存器單元還包括：

第二電容單元，連接于所述下拉節(jié)點和所述低電平輸入端之間，用于控制維持下拉節(jié)點的電位。

實施時，所述柵極驅(qū)動信號輸出單元具體用于在所述上拉節(jié)點和所述下拉節(jié)點的控制下，控制所述柵極驅(qū)動信號輸出端與所述第二時鐘信號輸入端或所述低電平輸入端連接；

所述移位寄存器單元還包括：

起始信號輸出單元，分別與所述第二時鐘信號輸入端、所述上拉節(jié)點、所述下拉節(jié)點、所述低電平輸入端和起始信號輸出端連接，用于在所述上拉節(jié)點和所述下拉節(jié)點的控制下，控制所述起始信號輸出端與所述第二時鐘信號輸入端或所述低電平輸入端連接；以及，

第三電容單元，連接于所述上拉節(jié)點與所述起始信號輸出端之間。

實施時，所述降噪控制端與所述下拉節(jié)點連接；所述上拉節(jié)點降噪單元包括：上拉節(jié)點降噪晶體管，柵極與所述降噪控制端連接，第一極與所述上拉節(jié)點連接，第二極與所述低電平輸入端連接。

實施時，所述柵極驅(qū)動信號輸出單元包括：

第一柵極驅(qū)動信號輸出晶體管，柵極與所述上拉節(jié)點連接，第一極與所述第二時鐘信號輸入端連接，第二極與所述柵極驅(qū)動信號輸出端連接；以及，

第二柵極驅(qū)動信號輸出晶體管，柵極與所述下拉節(jié)點連接，第一極與所述柵極驅(qū)動信號輸出端連接，第二極與所述低電平輸入端連接；

所述起始信號輸出單元包括：

第一起始信號輸出晶體管，柵極與所述上拉節(jié)點連接，第一極與所述第二時鐘信號輸入端連接，第二極與所述起始信號輸出端連接；以及，

第二起始信號輸出晶體管，柵極與所述下拉節(jié)點連接，第一極與所述起始信號輸出端連接，第二極與所述低電平輸入端連接；

所述第二電容單元包括：

第一輸出電容，第一端與所述第二柵極驅(qū)動信號輸出晶體管的柵極連接，第二端與所述低電平輸入端連接；以及，

第二輸出電容，第一端與所述第二起始信號輸出晶體管的柵極連接，第二端與所述低電平輸入端連接。

實施時，所述上拉節(jié)點控制單元包括上拉控制節(jié)點；所述上拉節(jié)點控制單元還分別與高電平輸入端和所述低電平輸入端連接，用于當(dāng)所述第一時鐘信號輸入端輸入高電平時控制所述上拉控制節(jié)點與所述低電平輸入端連接，當(dāng)所述下拉節(jié)點的電位為高電平時控制所述上拉控制節(jié)點與所述低電平輸入端連接，并在所述高電平輸入端的控制下控制所述上拉控制節(jié)點與所述上拉節(jié)點連接。

實施時，所述上拉節(jié)點控制單元包括：

第一上拉節(jié)點控制晶體管，柵極與所述第一時鐘信號輸入端連接，第一極與所述上拉控制節(jié)點連接，第二極與所述低電平輸入端連接；

第二上拉節(jié)點控制晶體管，柵極與所述下拉節(jié)點連接，第一極與所述上拉控制節(jié)點連接，第二極與所述低電平輸入端連接；以及，

第三上拉節(jié)點控制晶體管，柵極與所述高電平輸入端連接，第一極與所述上拉節(jié)點連接，第二極與所述上拉控制節(jié)點連接。

實施時，所述起始單元用于當(dāng)所述起始端輸入高電平時控制所述上拉節(jié)點的電位為高電平；

所述下拉節(jié)點控制單元包括下拉控制節(jié)點；所述下拉節(jié)點控制單元還與高電平輸入端和所述低電平輸入端連接，用于當(dāng)所述上拉節(jié)點的電位為高電平時控制所述下拉節(jié)點與所述低電平輸入端連接，當(dāng)所述起始端輸入高電平時控制所述下拉節(jié)點與所述低電平輸入端連接，當(dāng)所述第一時鐘信號輸入端輸入高電平時控制所述下拉控制節(jié)點的電位為高電平，并在所述高電平輸入端的控制下控制所述下拉控制節(jié)點與所述下拉節(jié)點連接。

實施時，所述下拉節(jié)點控制單元包括：

第一下拉節(jié)點控制晶體管，柵極與所述上拉控制節(jié)點連接，第一極與所述下拉節(jié)點連接，第二極與所述低電平輸入端連接；

第二下拉節(jié)點控制晶體管，柵極與所述起始端連接，第一極與所述下拉節(jié)點連接，第二極與所述低電平輸入端連接；

第三下拉節(jié)點控制晶體管，柵極和第一極都與所述第一時鐘信號輸入端連接，第二極與所述下拉控制節(jié)點連接；以及，

第四下拉節(jié)點控制晶體管，柵極與所述高電平輸入端連接，第一極與所述下拉控制節(jié)點連接，第二極與所述下拉節(jié)點連接。

實施時，本發(fā)明所述的移位寄存器單元還包括：復(fù)位單元，分別與復(fù)位端和所述下拉控制節(jié)點連接，用于在所述復(fù)位端的控制下控制所述下拉控制節(jié)點的電位。

本發(fā)明還提供了一種移位寄存器單元的驅(qū)動方法，應(yīng)用于上述的移位寄存器單元，所述驅(qū)動方法包括：在每一顯示周期，

在第一階段，第一時鐘信號輸入端和第二時鐘信號輸入端都輸入低電平，在起始端的控制下，起始單元控制上拉節(jié)點與所述起始端連接，從而通過所述起始端為第一電容單元充電，使得所述上拉節(jié)點的電位為高電平；在所述起始端和所述上拉節(jié)點的控制下，下拉節(jié)點控制單元控制使得下拉節(jié)點的電位為低電平；柵極驅(qū)動信號輸出單元在所述上拉節(jié)點的控制下控制柵極驅(qū)動信號輸出端與所述第二時鐘信號輸入端連接，從而使得所述柵極驅(qū)動信號輸出端輸出低電平；在降噪控制端的控制下，上拉節(jié)點降噪單元控制所述上拉節(jié)點與低電平輸入端之間斷開；

在第二階段，所述第一時鐘信號輸入端輸入低電平，所述第二時鐘信號輸入端輸入高電平，所述第一電容單元自舉拉升所述上拉節(jié)點的電位；在所述上拉節(jié)點的控制下，所述下拉節(jié)點控制單元繼續(xù)控制使得所述下拉節(jié)點的電位為低電平；所述柵極驅(qū)動信號輸出單元在所述上拉節(jié)點的控制下控制所述柵極驅(qū)動信號輸出端與所述第二時鐘信號輸入端連接，從而使得所述柵極驅(qū)動信號輸出端輸出高電平；在所述降噪控制端的控制下，所述上拉節(jié)點降噪單元控制所述上拉節(jié)點與所述低電平輸入端之間斷開；

在第三階段，所述第一時鐘信號輸入端和所述第二時鐘信號輸入端都輸入低電平，由于所述第二時鐘信號輸入端變?yōu)檩斎氲碗娖?，由于所述第一電容單元的作用，使得所述上拉?jié)點的電位跳變到所述上拉節(jié)點在第一階段的電位，所述上拉節(jié)點的電位仍為高電平；在所述上拉節(jié)點的控制下，所述下拉節(jié)點控制單元繼續(xù)控制使得所述下拉節(jié)點的電位為低電平；所述柵極驅(qū)動信號輸出單元在所述上拉節(jié)點的控制下控制所述柵極驅(qū)動信號輸出端與所述第二時鐘信號輸入端連接，從而使得所述柵極驅(qū)動信號輸出端輸出低電平；在所述降噪控制端的控制下，所述上拉節(jié)點降噪單元控制所述上拉節(jié)點與所述低電平輸入端之間斷開；

在第四階段，所述第一時鐘信號輸入端輸入高電平，所述第二時鐘信號輸入端輸入低電平，在所述第一時鐘信號輸入端的控制下，上拉節(jié)點控制單元控制所述上拉節(jié)點的電位為低電平，所述下拉節(jié)點控制單元控制所述下拉節(jié)點的電位為高電平，所述柵極驅(qū)動信號輸出單元在所述下拉節(jié)點的控制下控制所述柵極驅(qū)動信號輸出端與所述低電平輸入端連接，在所述降噪控制端的控制下，所述上拉節(jié)點降噪單元控制所述上拉節(jié)點與所述低電平輸入端連接；

在第四階段結(jié)束后，所述第一時鐘信號輸入端間隔輸入低電平、高電平，當(dāng)所述第一時鐘信號輸入端輸入高電平時，在該第一時鐘信號輸入端的控制下，所述上拉節(jié)點控制單元持續(xù)控制所述上拉節(jié)點的電位為低電平，所述下拉節(jié)點控制單元持續(xù)控制所述下拉節(jié)點的電位為高電平，所述柵極驅(qū)動信號輸出單元在所述下拉節(jié)點的控制下持續(xù)控制所述柵極驅(qū)動信號輸出端與所述低電平輸入端連接，在所述降噪控制端的控制下，所述上拉節(jié)點降噪單元控制所述上拉節(jié)點與所述低電平輸入端連接。

實施時，當(dāng)所述移位寄存器單元還包括復(fù)位單元時，每一顯示周期在所述第一階段之前還包括復(fù)位階段；

所述驅(qū)動方法還包括：

在所述復(fù)位階段，復(fù)位端輸入高電平，所述第一時鐘信號輸入端和所述第二時鐘信號輸入端都輸入低電平，在所述復(fù)位端的控制下，所述復(fù)位單元控制所述下拉節(jié)點與所述復(fù)位端連接，從而使得所述下拉節(jié)點的電位為高電平，所述上拉節(jié)點控制單元在所述下拉節(jié)點的控制下控制所述上拉節(jié)點的電位為低電平，所述柵極驅(qū)動信號輸出端在所述上拉節(jié)點的控制下控制所述柵極驅(qū)動信號輸出端與所述第二時鐘信號輸入端連接，從而使得所述柵極驅(qū)動信號輸出端輸出低電平，在所述降噪控制端的控制下，所述上拉節(jié)點降噪單元控制所述上拉節(jié)點與所述低電平輸入端連接。

實施時，由所述第一時鐘信號輸入端輸入的第一時鐘信號的周期和由所述第二時鐘信號輸入端輸入的第二時鐘信號的周期都為t，所述第一時鐘信號和所述第二時鐘信號的占空比都為1/4，所述第一時鐘信號比所述第二時鐘信號延遲t/2。

本發(fā)明還提供了一種柵極驅(qū)動電路，所述柵極驅(qū)動電路包括多個級聯(lián)的上述的移位寄存器單元；除了第一級所述移位寄存器單元之外，每一級所述移位寄存器單元的起始端與相鄰上一級所述移位寄存器單元的柵極驅(qū)動信號輸出端連接；或者，

所述柵極驅(qū)動電路包括多個級聯(lián)的上述的移位寄存器單元；除了第一級所述移位寄存器單元之外，每一級所述移位寄存器單元的起始端與相鄰上一級所述移位寄存器單元的起始信號輸出端連接。

本發(fā)明還提供了一種顯示裝置，包括上述的柵極驅(qū)動電路。

與現(xiàn)有技術(shù)相比，本發(fā)明所述的移位寄存器單元、驅(qū)動方法、柵極驅(qū)動電路和顯示裝置采用上拉節(jié)點降噪單元以對上拉節(jié)點和柵極驅(qū)動信號輸出端進行降噪，并通過電容單元使得上拉節(jié)點的電位和下拉節(jié)點的電位更加穩(wěn)定有效，以實現(xiàn)柵極驅(qū)動信號穩(wěn)定輸出。

附圖說明

圖1是本發(fā)明實施例所述的移位寄存器單元的結(jié)構(gòu)圖；

圖2是本發(fā)明另一實施例所述的移位寄存器單元的結(jié)構(gòu)圖；

圖3a是本發(fā)明又一實施例所述的移位寄存器單元的結(jié)構(gòu)圖；

圖3b是本發(fā)明另一實施例所述的移位寄存器單元的結(jié)構(gòu)圖；

圖4是本發(fā)明再一實施例所述的移位寄存器單元的結(jié)構(gòu)圖；

圖5是本發(fā)明另一實施例所述的移位寄存器單元的結(jié)構(gòu)圖；

圖6是本發(fā)明又一實施例所述的移位寄存器單元的結(jié)構(gòu)圖；

圖7是本發(fā)明再一實施例所述的移位寄存器單元的結(jié)構(gòu)圖；

圖8是本發(fā)明又一實施例所述的移位寄存器單元的結(jié)構(gòu)圖；

圖9是本發(fā)明所述的移位寄存器單元的一具體實施例的電路圖；

圖10是本發(fā)明所述的移位寄存器單元的該具體實施例的工作時序圖。

具體實施方式

下面將結(jié)合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術(shù)方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而不是全部的實施例?；诒景l(fā)明中的實施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。

本發(fā)明所有實施例中采用的晶體管均可以為薄膜晶體管或場效應(yīng)管或其他特性相同的器件。在本發(fā)明實施例中，為區(qū)分晶體管除柵極之外的兩極，將其中一極稱為第一極，另一極稱為第二極。在實際操作時，所述第一極可以為漏極，所述第二極可以為源極；或者，所述第一極可以為源極，所述第二極可以為漏極。

如圖1所示，本發(fā)明實施例所述的移位寄存器單元包括：

起始單元11，分別與起始端stv和上拉節(jié)點pu連接；

上拉節(jié)點控制單元12，分別與所述上拉節(jié)點pu、輸入第一時鐘信號ckb的第一時鐘信號輸入端和下拉節(jié)點pd連接；

下拉節(jié)點控制單元13，分別與所述輸入第一時鐘信號ckb的第一時鐘信號輸入端、所述下拉節(jié)點pd、所述起始端stv和所述上拉節(jié)點pu連接；

柵極驅(qū)動信號輸出單元14，分別與輸入第二時鐘信號ck的第二時鐘信號輸入端、所述上拉節(jié)點pu、所述下拉節(jié)點pd、柵極驅(qū)動信號輸出端out和輸入低電平vss的低電平輸入端連接；

上拉節(jié)點降噪單元15，分別與降噪控制端nc、所述上拉節(jié)點pu和所述輸入低電平vss的低電平輸入端連接，用于在所述降噪控制端nc的控制下，控制所述上拉節(jié)點pu與所述低電平輸入端之間連接或斷開；以及，

第一電容單元16，連接于所述上拉節(jié)點pu和所述柵極驅(qū)動信號輸出端out之間。

在如圖1所示的實施例中，所述第一電容單元16用于控制維持上拉節(jié)點pu的電位。

本發(fā)明實施例所述的移位寄存器單元采用了上拉節(jié)點降噪單元15，在所述降噪控制端nc的控制下控制所述上拉節(jié)點pu是否與所述低電平輸入端連接，在降噪控制端nc的控制下對上拉節(jié)點進行降噪。本發(fā)明實施例所述的移位寄存器單元具有噪聲低、穩(wěn)定性好的優(yōu)點，可以大大提高面板良率。

在本發(fā)明如圖1所示的實施例中，通過柵極驅(qū)動信號輸出端out為相鄰下一級移位寄存器單元提供起始信號。

如圖2所示，在圖1所示的移位寄存器單元的實施例的基礎(chǔ)上，本發(fā)明實施例所述的移位寄存器單元還可以包括：

第二電容單元17，連接于所述下拉節(jié)點pd與所述輸入低電平vss的低電平輸入端之間。

本發(fā)明實施例所述的移位寄存器單元與現(xiàn)有技術(shù)的另一個區(qū)別在于，除了包含第一電容單元16之外還采用了一個電容單元：第二電容單元17，連接于所述下拉節(jié)點pd與所述低電平輸入端之間；第二電容單元17用于維持下拉節(jié)點pd的電位。

在實際操作時，所述柵極驅(qū)動信號輸出單元具體用于在所述上拉節(jié)點和所述下拉節(jié)點的控制下，控制所述柵極驅(qū)動信號輸出端與所述第二時鐘信號輸入端或所述低電平輸入端連接；

所述移位寄存器單元還包括：

起始信號輸出單元，分別與所述第二時鐘信號輸入端、所述上拉節(jié)點、所述下拉節(jié)點、所述低電平輸入端和起始信號輸出端連接，用于在所述上拉節(jié)點和所述下拉節(jié)點的控制下，控制所述起始信號輸出端與所述第二時鐘信號輸入端或所述低電平輸入端連接；以及，

第三電容單元，連接于所述上拉節(jié)點與所述起始信號輸出端連接。

如圖3a所示，在本發(fā)明如圖2所示的移位寄存器單元的實施例的基礎(chǔ)上，本發(fā)明另一實施例所述的移位寄存器單元還包括：

起始信號輸出單元18，分別與所述輸入第二時鐘信號ck的第二時鐘信號輸入端、所述上拉節(jié)點pu、所述下拉節(jié)點pd、輸入低電平vss的低電平輸入端和起始信號輸出端stv_out連接，用于在所述上拉節(jié)點pu和所述下拉節(jié)點pd的控制下，控制所述起始信號輸出端stv_out與所述第二時鐘信號輸入端和/或所述低電平輸入端連接；以及，

第三電容單元19，連接于所述上拉節(jié)點pu與所述起始信號輸出端stv_out連接。

在如圖3a所示的移位寄存器單元的實施例中，增設(shè)了起始信號輸出單元18，通過起始信號輸出端stv_out為相鄰下一級移位寄存器單元提供起始信號，增強了移位寄存器單元的驅(qū)動能力；所述第三電容單元19用于進一步維持上拉節(jié)點pu的電位。

根據(jù)一種具體實施方式，在圖3a所示的移位寄存器單元的實施例的基礎(chǔ)上，如圖3b所示，所述降噪控制端nc可以與所述上拉節(jié)點pu連接；

所述上拉節(jié)點降噪單元15包括：上拉節(jié)點降噪晶體管t12，柵極與所述降噪控制端nc連接，第一極與所述上拉節(jié)點pu連接，第二極與輸入低電平vss的低電平輸入端連接；所述上拉節(jié)點降噪晶體管可以為n型晶體管。

在實際操作時，所述降噪控制端也可以與其他端子連接，所述降噪控制端只需能夠輸出相應(yīng)的降噪控制信號，以在相應(yīng)的時間段能夠控制對上拉節(jié)點進行降噪即可。例如，所述降噪控制端也可以與第一時鐘信號輸入端連接。

在實際操作時，第一時鐘信號的周期和第二時鐘信號的周期可以都為t，第一時鐘信號和第二時鐘信號的占空比可以都為1/4，所述第二時鐘信號比所述第一時鐘信號延遲t/2。

在實際操作時，所述柵極驅(qū)動信號輸出單元可以包括：

第一柵極驅(qū)動信號輸出晶體管，柵極與所述上拉節(jié)點連接，第一極與所述第二時鐘信號輸入端連接，第二極與所述柵極驅(qū)動信號輸出端連接；以及，

第二柵極驅(qū)動信號輸出晶體管，柵極與所述下拉節(jié)點連接，第一極與所述柵極驅(qū)動信號輸出端連接，第二極與所述低電平輸入端連接；

所述起始信號輸出單元可以包括：

第一起始信號輸出晶體管，柵極與所述上拉節(jié)點連接，第一極與所述第二時鐘信號輸入端連接，第二極與所述起始信號輸出端連接；以及，

第二起始信號輸出晶體管，柵極與所述下拉節(jié)點連接，第一極與所述起始信號輸出端連接，第二極與所述低電平輸入端連接；

所述第二電容單元可以包括：

第一輸出電容，第一端與所述第二柵極驅(qū)動信號輸出晶體管的柵極連接，第二端與所述低電平輸入端連接；以及，

第二輸出電容，第一端與所述第二起始信號輸出晶體管的柵極連接，第二端與所述低電平輸入端連接。

在具體實施時，如圖4所示，在圖3所示的移位寄存器單元的實施例的基礎(chǔ)上，所述上拉節(jié)點控制單元12可以包括上拉控制節(jié)點(圖4中未示出)；所述上拉節(jié)點控制單元12還分別與輸入高電平vdd的高電平輸入端和輸入低電平vss的低電平輸入端連接，用于當(dāng)所述輸入第一時鐘信號ckb的第一時鐘信號輸入端輸入高電平時控制所述上拉控制節(jié)點(圖4中未示出)與所述輸入低電平vss的低電平輸入端，當(dāng)所述下拉節(jié)點pd的電位為高電平時控制所述上拉控制節(jié)點(圖4中未示出)與所述輸入低電平vss的低電平輸入端連接，并在所述輸入高電平vdd的高電平輸入端的控制下控制所述上拉控制節(jié)點(圖4中未示出)與所述上拉節(jié)點pu連接。

根據(jù)一種具體實施方式，所述上拉節(jié)點控制單元可以包括：

第一上拉節(jié)點控制晶體管，柵極與所述第一時鐘信號輸入端連接，第一極與所述上拉控制節(jié)點連接，第二極與所述低電平輸入端連接；

第二上拉節(jié)點控制晶體管，柵極與所述下拉節(jié)點連接，第一極與所述上拉控制節(jié)點連接，第二極與所述低電平輸入端連接；以及，

第三上拉節(jié)點控制晶體管，柵極與所述高電平輸入端連接，第一極與所述上拉節(jié)點連接，第二極與所述上拉控制節(jié)點連接。

如圖5所示，在如圖4所示的移位寄存器單元的基礎(chǔ)上，所述上拉節(jié)點控制單元12可以包括：

第一上拉節(jié)點控制晶體管t3，柵極與所述輸入第一時鐘信號ckb的第一時鐘信號輸入端連接，漏極與所述上拉控制節(jié)點pucn連接，源極與所述輸入低電平vss的低電平輸入端連接；

第二上拉節(jié)點控制晶體管t4，柵極與所述下拉節(jié)點pd連接，漏極與所述上拉控制節(jié)點pucn連接，源極與所述輸入低電平vss的低電平輸入端連接；以及，

第三上拉節(jié)點控制晶體管t7，柵極與所述輸入高電平vdd的高電平輸入端連接，漏極與所述上拉節(jié)點pu連接，源極與所述上拉控制節(jié)點pucn連接。

在圖5所示的實施例中，以t3、t4和t7都為n型晶體管為例說明。

本發(fā)明如圖5所示的移位寄存器單元的實施例在工作時，

當(dāng)?shù)谝粫r鐘信號ckb為高電平時，t3打開，以使得所述上拉控制節(jié)點pucn接入低電平vss；當(dāng)?shù)谝粫r鐘信號ckb為低電平時，t3關(guān)閉，以使得所述上拉控制節(jié)點pucn不與所述輸入低電平vss的低電平輸入端電導(dǎo)通連接；

當(dāng)所述下拉節(jié)點pd的電位為高電平時，t4打開，以使得所述上拉控制節(jié)點pu接入低電平vss；當(dāng)所述下拉節(jié)點pd的電位為低電平時，t4關(guān)閉，以使得所述上拉控制節(jié)點pucn不與所述輸入低電平vss的低電平輸入端電導(dǎo)通連接；

由于t7的柵極接入高電平vdd，因此v7常開，使得上拉節(jié)點pu與上拉控制節(jié)點pucn之間電導(dǎo)通連接。

在具體實施時，所述起始單元可以用于當(dāng)所述起始端輸入高電平時控制所述上拉節(jié)點的電位為高電平；

所述下拉節(jié)點控制單元可以包括下拉控制節(jié)點；所述下拉節(jié)點控制單元還與高電平輸入端和所述低電平輸入端連接，用于當(dāng)所述上拉節(jié)點的電位為高電平時控制所述下拉節(jié)點與所述低電平輸入端連接，當(dāng)所述起始端輸入高電平時控制所述下拉節(jié)點與所述低電平輸入端連接，當(dāng)所述第一時鐘信號輸入端輸入高電平時控制所述下拉控制節(jié)點的電位為高電平，并在所述高電平輸入端的控制下控制所述下拉控制節(jié)點與所述下拉節(jié)點連接。

如圖6所示，在如圖3所示的移位寄存器單元的基礎(chǔ)上，所述起始單元11用于當(dāng)所述起始端stv輸入高電平時控制所述上拉節(jié)點pu的電位為高電平；

所述下拉節(jié)點控制單元13可以包括下拉控制節(jié)點pdcn(圖6中未示出)；所述下拉節(jié)點控制單元13還與所述輸入高電平vdd的高電平輸入端和所述輸入低電平vss的低電平輸入端連接，用于當(dāng)所述上拉節(jié)點pu的電位為高電平時控制所述下拉節(jié)點pd與所述輸入低電平vss的低電平輸入端連接，當(dāng)所述起始端stv輸入高電平時控制所述下拉節(jié)點pd與所述輸入低電平vss的低電平輸入端連接，當(dāng)所述輸入第一時鐘信號ckb的第一時鐘信號輸入端輸入高電平時控制所述下拉控制節(jié)點pdcn(圖6中未示出)的電位為高電平，并在所述輸入高電平vdd的高電平輸入端的控制下控制所述下拉控制節(jié)點pdcn(圖6中未示出)與所述下拉節(jié)點pd連接。

根據(jù)一種具體實施方式，所述下拉節(jié)點控制單元可以包括：

第一下拉節(jié)點控制晶體管，柵極與所述上拉控制節(jié)點連接，第一極與所述下拉節(jié)點連接，第二極與所述低電平輸入端連接；

第二下拉節(jié)點控制晶體管，柵極與所述起始端連接，第一極與所述下拉節(jié)點連接，第二極與所述低電平輸入端連接；

第三下拉節(jié)點控制晶體管，柵極和第一極都與所述第一時鐘信號輸入端連接，第二極與所述下拉控制節(jié)點連接；以及，

第四下拉節(jié)點控制晶體管，柵極與所述高電平輸入端連接，第一極與所述下拉控制節(jié)點連接，第二極與所述下拉節(jié)點連接。

如圖7所示，在如圖6所示的移位寄存器單元的基礎(chǔ)上，所述下拉節(jié)點控制單元13包括：

第一下拉節(jié)點控制晶體管t8，柵極與所述上拉控制節(jié)點pucn連接，漏極與所述下拉節(jié)點pd連接，源極與所述輸入低電平vss的低電平輸入端連接；

第二下拉節(jié)點控制晶體管t6，柵極與所述起始端stv連接，漏極與所述下拉節(jié)點pd連接，源極與所述輸入低電平vss的低電平輸入端連接；

第三下拉節(jié)點控制晶體管t10，柵極和漏極都與所述輸入第一時鐘信號clkb的第一時鐘信號輸入端連接，源極與所述下拉控制節(jié)點pdcn連接；以及，

第四下拉節(jié)點控制晶體管t11，柵極與所述輸入高電平vdd的高電平輸入端連接，漏極與所述下拉控制節(jié)點pdcn連接，源極與所述下拉節(jié)點pd連接。

在圖7所示的實施例中，以t8、t6、t10和t11都為n型晶體管為例說明。

本發(fā)明如圖7所示的移位寄存器單元的實施例在工作時，

當(dāng)所述上拉節(jié)點pu的電位為高電平時，t8打開，以使得下拉節(jié)點pd接入vss；當(dāng)所述上拉節(jié)點pu的電位為低電平時，t8關(guān)閉，以斷開下拉節(jié)點pd與低電平輸入端之間的連接；

當(dāng)所述起始端stv輸入高電平時，t6打開，以使得下拉節(jié)點pd接入低電平vss；當(dāng)所述起始端stv輸入低電平時，t6關(guān)閉，以斷開下拉節(jié)點pd與低電平輸入端之間的連接；

當(dāng)所述第一時鐘信號clkb為高電平時，t10打開，以使得第一時鐘信號輸入端與下拉控制節(jié)點pdcn連接，從而使得下拉控制節(jié)點pdcn的電位為高電平；當(dāng)所述第一時鐘信號clkb為低電平時，t10關(guān)閉，以斷開第一時鐘信號輸入端與下拉控制節(jié)點pdcn之間的連接；

由于t11的柵極與高電平輸入端連接，因此t11常開，使得下拉控制節(jié)點pdcn與下拉節(jié)點pd之間電導(dǎo)通連接。

如圖8所示，在如圖7所示的移位寄存器單元的基礎(chǔ)上，本發(fā)明實施例所述的移位寄存器單元還包括：復(fù)位單元110，分別與復(fù)位端reset和所述下拉控制節(jié)點pdcn連接，用于在所述復(fù)位端reset的控制下控制所述下拉控制節(jié)點pdcn的電位。

在實際操作時，當(dāng)需要控制下拉節(jié)點pd的電位為低電平時，可以通過復(fù)位端reset控制復(fù)位單元110，控制所述下拉控制節(jié)點pdcn的電位來實現(xiàn)。

下面通過一具體實施例來說明本發(fā)明所述的移位寄存器單元。如圖9所示，本發(fā)明所述的移位寄存器單元的一具體實施例包括起始單元、上拉節(jié)點控制單元、下拉節(jié)點控制單元、柵極驅(qū)動信號輸出單元、上拉節(jié)點降噪單元、第一電容單元、第二電容單元、起始信號輸出單元、第三電容單元、復(fù)位單元、柵極驅(qū)動信號輸出端out和起始信號輸出端stv_out；

所述起始單元包括：起始晶體管t1，柵極和漏極都與起始端stv連接，源極與上拉控制節(jié)點pucn連接；

降噪控制端包括下拉節(jié)點pd；

所述上拉節(jié)點降噪單元包括：上拉節(jié)點降噪晶體管t12，柵極與所述下拉節(jié)點pd連接，漏極與上拉節(jié)點pu連接，源極與輸入低電平vss的低電平輸入端連接；

所述柵極驅(qū)動信號輸出單元包括：

第一柵極驅(qū)動信號輸出晶體管t13，柵極與所述上拉節(jié)點pu連接，漏極與輸入第二時鐘信號ck的第二時鐘信號輸入端連接，源極與所述柵極驅(qū)動信號輸出端out連接；以及，

第二柵極驅(qū)動信號輸出晶體管t14，柵極與所述下拉節(jié)點pd連接，漏極與所述柵極驅(qū)動信號輸出端out連接，源極與輸入低電平vss的低電平輸入端連接；

所述起始信號輸出單元包括：

第一起始信號輸出晶體管t15，柵極與所述上拉節(jié)點pu連接，漏極與所述輸入第二時鐘信號ck的第二時鐘信號輸入端連接，源極與所述起始信號輸出端stv_out連接；以及，

第二起始信號輸出晶體管t16，柵極與所述下拉節(jié)點pd連接，漏極與所述起始信號輸出端stv_out連接，第二極與所述輸入低電平vss的低電平輸入端連接；

所述第一電容單元包括：存儲電容c1，第一端與所述上拉節(jié)點pu連接，第二端與所述柵極驅(qū)動信號輸出端out連接；

所述第二電容單元包括：

第一輸出電容c3，第一端與所述第二柵極驅(qū)動信號輸出晶體管t14的柵極連接，第二端與所述輸入低電平vss的低電平輸入端連接；以及，

第二輸出電容c4，第一端與所述第二起始信號輸出晶體管t16的柵極連接，第二端與所述輸入低電平vss的低電平輸入端連接；

所述第三電容單元包括：起始電容c2，第一端與所述上拉節(jié)點pu連接，第二端與所述起始信號輸出端stv_out連接；

所述上拉節(jié)點控制單元包括：

第一上拉節(jié)點控制晶體管t3，柵極與輸入第一時鐘信號ckb的第一時鐘信號輸入端連接，漏極與上拉控制節(jié)點pucn連接，源極與所述輸入低電平vss的低電平輸入端連接；

第二上拉節(jié)點控制晶體管t4，柵極與所述下拉節(jié)點pd連接，漏極與所述上拉控制節(jié)點pucn連接，源極與所述輸入低電平vss的低電平輸入端連接；以及，

第三上拉節(jié)點控制晶體管t7，柵極與輸入高電平vdd的高電平輸入端連接，漏極與所述上拉節(jié)點pu連接，源極與所述上拉控制節(jié)點pucn連接；

所述下拉節(jié)點控制單元包括：

第一下拉節(jié)點控制晶體管t8，柵極與所述上拉控制節(jié)點pucn連接，漏極與所述下拉節(jié)點pd連接，第二極與輸入低電平vss的低電平輸入端連接；

第二下拉節(jié)點控制晶體管t6，柵極與所述起始端stv連接，漏極與所述下拉節(jié)點pd連接，源極與所述低電平輸入端連接；

第三下拉節(jié)點控制晶體管t10，柵極和漏極都與所述輸入第一時鐘信號ckb的第一時鐘信號輸入端連接，源極與所述下拉控制節(jié)點pdcn連接；以及，

第四下拉節(jié)點控制晶體管t11，柵極與所述輸入高電平vdd的高電平輸入端連接，漏極與所述下拉控制節(jié)點pdcn連接，源極與所述下拉節(jié)點pd連接；

所述復(fù)位單元包括：復(fù)位晶體管t9，柵極和漏極都與復(fù)位端reset連接，源極與下拉控制節(jié)點pdcn連接。

在如圖9所示的具體實施例中，所有的晶體管都為nmos(n-metal-oxide-semiconductor，n型金屬-氧化物-半導(dǎo)體)管，但是在實際操作時，移位寄存器單元中采用的晶體管也可以為p型，在此不對晶體管的類型進行限定。

在圖9所示的移位寄存器單元的具體實施例中，由復(fù)位端reset輸入復(fù)位信號，該復(fù)位信號在每一幀掃描開始前給入一定時間的高電平對移位寄存器單元進行復(fù)位，其余時間為高電平；t7和t11常開；vgh為直流高電平信號，vgl為直流低電平信號，stv_out為相鄰下一級移位寄存器單元提供起始信號。

本發(fā)明如圖9所示的移位寄存器單元的具體實施例由14個nmos管和4個電容，可以有效降低噪聲，從而提升顯示器柵極驅(qū)動的性能及穩(wěn)定性。本發(fā)明如圖9所示的移位寄存器單元通過增加常開的nmos管(也即t7和t11)作為單管傳輸門來降低信號通路的噪聲及柵極驅(qū)動信號輸出端的噪聲，增強信號的無損傳輸。并本發(fā)明如圖9所示的移位寄存器單元的具體實施例加入4個電容使得上拉節(jié)點pu的電壓和下拉節(jié)點pd的電壓更加穩(wěn)定有效，確保柵極驅(qū)動信號的穩(wěn)定有效輸出。

如圖10所示，本發(fā)明如圖9所示的移位寄存器單元的具體實施例在工作時，在每一顯示周期(也即每一幀顯示時間)，

在復(fù)位階段s0，reset輸入高電平，stv輸入低電平，ck和ckb都為低電平，t9打開，t11打開，從而pd與reset連接，以使得pd的電位為高電平，t4打開，以使得pucn接入vss，t7打開，以使得pu與pucn連接，pu也接入vss，此時t14和t16都打開，out輸出低電平，stv_out也輸出低電平；并由于pd的電位為高電平，t12打開，以對pu進行降噪；

在第一階段s1，reset輸入低電平，stv輸入高電平，ck為低電平，ckb為低電平，t1打開，pucn與stv連接，以使得pucn的電位為高電平，t7打開，stv通過t7給c1和c2充電，以使得t13和t15逐漸打開，pu的電位被拉高為高電平，t6和t8打開，將pd的電位拉低為低電平，t13和t15都打開，t14和t16都關(guān)閉，out與第二時鐘信號輸入端連接，out和stv_out都輸出低電平；

在第二階段s2，reset和stv都輸入低電平，ck為高電平，ckb為低電平，由于c1和c2的自舉作用，pu的電位進一步升高，t7打開，從而pucn的電位也為高電平，t8打開，從而將pd的電位拉低為低電平，t13和t15都打開，t14和t16都關(guān)閉，out與第二時鐘信號輸入端連接，out和stv_out都輸出高電平；

在第三階段s3，reset和stv都輸入低電平，ck和ckb都為低電平，由于ck變?yōu)榈碗娖?，pu的電位回到第一階段s1的電位，但是pu的電位仍為高電平，pd的電位仍為低電平，t13和t15都打開，t14和t16都關(guān)閉，out與第二時鐘信號輸入端連接，out和stv_out都輸出低電平；

在第四階段s4，reset和stv都輸入低電平，ck為低電平，ckb為高電平，t3、t4、t10和t12都打開，pd的電位被拉高，pu的電位被拉低，對pu進行降噪；t13和t15都關(guān)閉，t14和t16都打開，out與低電平輸入端連接，out和stv_out都輸出低電平；

在所述第四階段s4結(jié)束后，ck間隔為高電平、低電平，ckb間隔為低電平、高電平，當(dāng)ckb為高電平時，t3打開，從而使得pucn與輸入vss的低電平輸入端連接，pucn的電位為低電平，由于t7常開，因此pu的電位也為低電平；當(dāng)ckb為高電平時，t10打開，從而pdcn與輸入ckb的第一時鐘信號輸入端連接，pdcn的電位為高電平，由于t11常開，所以pd的電位為高電平，t12打開，以使得pu與輸入vss的低電平輸入端連接，對pu進行降噪。

在第一階段s1、第二階段s2和第三階段s3，pd的電位為低電平，t12斷開，上拉節(jié)點降噪單元控制pu與輸入低電平vss的低電平輸入端之間斷開。

本發(fā)明如圖9所示的移位寄存器單元的具體實施例增加了t12，在ckb為高電平時，t12作為單管傳輸門工作，以更好的拉低pu的電位以及柵極驅(qū)動信號輸出端out輸出的柵極驅(qū)動信號的電位，以對pu和out進行降噪，提高柵極驅(qū)動信號輸出的穩(wěn)定性。

在本發(fā)明如圖9所示的移位寄存器單元的具體實施例中，c1、c2起到自舉pu的電位的作用，c3、c4起到穩(wěn)定pd的電位并降低pd的噪聲的作用。

在本發(fā)明如圖9所示的移位寄存器單元的具體實施例中，t12作為單管傳輸門在工作過程中主要是用來傳輸高電平，在該具體實施例中，t12為nmos(n-metal-oxide-semiconductor，n型金屬-氧化物-半導(dǎo)體)管，nmos單管傳輸門會存在一定的閾值損失。因此為了減小閾值損失，可用pmos(p-metal-oxide-semiconductor，p型金屬-氧化物-半導(dǎo)體)單管傳輸門來代替，或者為了消除閾值損失可以使用cmos(complementarymetaloxidesemiconductor，互補金屬氧化物半導(dǎo)體)傳輸門代替，在移位寄存器單元中者三種實施方案作用功能都是利用傳輸門的寄生電容對信號進行濾波整形保持。

在具體實施時，t12可以為pmos管，此時t12的柵極與第三時鐘信號輸入端連接，第三時鐘信號與第一時鐘信號ckb反相；

當(dāng)采用cmos傳輸門來進行降噪時，由于cmos傳輸門包括nmos管和pmos管，所以降噪控制端可以包括第一時鐘信號輸入端和第三時鐘信號輸入端；所述上拉節(jié)點降噪單元可以包括：第一上拉節(jié)點降噪晶體管，柵極與所述第一時鐘信號輸入端連接，第一極與所述上拉節(jié)點連接，第二極與所述低電平輸入端連接；以及，第二上拉節(jié)點降噪晶體管，柵極與所述第三時鐘信號收入端連接，第一極與所述低電平輸入端連接，第二極與所述上拉節(jié)點連接；所述第一上拉節(jié)點降噪晶體管為nmos管，所述第二上拉節(jié)點降噪晶體管為pmos管；由第一時鐘信號輸入端輸入的第一時鐘信號與由第三時鐘信號輸入端輸入的第三時鐘信號反相。

當(dāng)采用cmos傳輸門來進行降噪時，由于cmos傳輸門包括nmos管和pmos管，所以降噪控制端可以包括下拉節(jié)點和第三時鐘信號輸入端；所述上拉節(jié)點降噪單元包括：第一上拉節(jié)點降噪晶體管，柵極與所述下拉節(jié)點連接，第一極與所述上拉節(jié)點連接，第二極與所述低電平輸入端連接；以及，第二上拉節(jié)點降噪晶體管，柵極與所述第三時鐘信號收入端連接，第一極與所述低電平輸入端連接，第二極與所述上拉節(jié)點連接；所述第一上拉節(jié)點降噪晶體管為nmos管，所述第二上拉節(jié)點降噪晶體管為pmos管；由第一時鐘信號輸入端輸入的第一時鐘信號與由第三時鐘信號輸入端輸入的第三時鐘信號反相。

本發(fā)明實施例所述的移位寄存器單元的驅(qū)動方法，應(yīng)用于上述的移位寄存器單元，所述驅(qū)動方法包括：

在每一顯示周期，

在第一階段，第一時鐘信號輸入端和第二時鐘信號輸入端都輸入低電平，在起始端的控制下，起始單元控制上拉節(jié)點與所述起始端連接，從而通過所述起始端為第一電容單元充電，使得所述上拉節(jié)點的電位為高電平；在所述起始端和所述上拉節(jié)點的控制下，下拉節(jié)點控制單元控制使得下拉節(jié)點的電位為低電平；柵極驅(qū)動信號輸出單元在所述上拉節(jié)點的控制下控制柵極驅(qū)動信號輸出端與所述第二時鐘信號輸入端連接，從而使得所述柵極驅(qū)動信號輸出端輸出低電平；在降噪控制端的控制下，上拉節(jié)點降噪單元控制所述上拉節(jié)點與低電平輸入端之間斷開；

在第二階段，所述第一時鐘信號輸入端輸入低電平，所述第二時鐘信號輸入端輸入高電平，第一電容單元自舉拉升所述上拉節(jié)點的電位；在所述上拉節(jié)點的控制下，所述下拉節(jié)點控制單元繼續(xù)控制使得所述下拉節(jié)點的電位為低電平；所述柵極驅(qū)動信號輸出單元在所述上拉節(jié)點的控制下控制所述柵極驅(qū)動信號輸出端與所述第二時鐘信號輸入端連接，從而使得所述柵極驅(qū)動信號輸出端輸出高電平；在所述降噪控制端的控制下，所述上拉節(jié)點降噪單元控制所述上拉節(jié)點與所述低電平輸入端之間斷開；

在第三階段，所述第一時鐘信號輸入端和所述第二時鐘信號輸入端都輸入低電平，由于所述第二時鐘信號輸入端變?yōu)檩斎氲碗娖剑捎谒龅谝浑娙輪卧淖饔?，使得所述上拉?jié)點的電位跳變到所述上拉節(jié)點在第一階段的電位，所述上拉節(jié)點的電位仍為高電平；在所述上拉節(jié)點的控制下，所述下拉節(jié)點控制單元繼續(xù)控制使得所述下拉節(jié)點的電位為低電平；所述柵極驅(qū)動信號輸出單元在所述上拉節(jié)點的控制下控制所述柵極驅(qū)動信號輸出端與所述第二時鐘信號輸入端連接，從而使得所述柵極驅(qū)動信號輸出端輸出低電平；在所述降噪控制端的控制下，所述上拉節(jié)點降噪單元控制所述上拉節(jié)點與所述低電平輸入端之間斷開；

在第四階段，所述第一時鐘信號輸入端輸入高電平，所述第二時鐘信號輸入端輸入低電平，在所述第一時鐘信號輸入端的控制下，所述上拉節(jié)點控制單元控制所述上拉節(jié)點的電位為低電平，所述下拉節(jié)點控制單元控制所述下拉節(jié)點的電位為高電平，所述柵極驅(qū)動信號輸出單元在所述下拉節(jié)點的控制下控制所述柵極驅(qū)動信號輸出端與所述低電平輸入端連接，在所述降噪控制端的控制下，所述上拉節(jié)點降噪單元控制所述上拉節(jié)點與所述低電平輸入端連接；

在第四階段結(jié)束后，所述第一時鐘信號輸入端間隔輸入低電平、高電平，當(dāng)所述第一時鐘信號輸入端輸入高電平時，在該第一時鐘信號輸入端的控制下，所述上拉節(jié)點控制單元持續(xù)控制所述上拉節(jié)點的電位為低電平，所述下拉節(jié)點控制單元持續(xù)控制所述下拉節(jié)點的電位為高電平，所述柵極驅(qū)動信號輸出單元在所述下拉節(jié)點的控制下持續(xù)控制所述柵極驅(qū)動信號輸出端與所述低電平輸入端連接，在所述降噪控制端的控制下，所述上拉節(jié)點降噪單元控制所述上拉節(jié)點與所述低電平輸入端連接。

本發(fā)明實施例所述的移位寄存器單元的驅(qū)動方法采用了上拉節(jié)點降噪單元在降噪控制端的控制下在所述第四階段和每一顯示周期的第四階段結(jié)束后的所有時刻或部分時刻對上拉節(jié)點進行降噪，從而，以使得本發(fā)明實施例所述的移位寄存器單元具有噪聲低、穩(wěn)定性好的優(yōu)點，可以大大提高面板良率。

在本發(fā)明實施例所述的移位寄存器單元的驅(qū)動方法中，在每一顯示周期的第一階段、第二階段和第三階段，在所述降噪控制端的控制下，所述上拉節(jié)點降噪單元控制所述上拉節(jié)點與輸入低電平的低電平輸入端之間斷開，以免不能使得上拉節(jié)點的電位為高電平。

具體的，當(dāng)所述移位寄存器單元還包括復(fù)位單元時，每一顯示周期在所述第一階段之前還包括復(fù)位階段；

本發(fā)明實施例所述的移位寄存器單元的驅(qū)動方法還包括：

在所述復(fù)位階段，復(fù)位端輸入高電平，所述第一時鐘信號輸入端和所述第二時鐘信號輸入端都輸入低電平，在所述復(fù)位端的控制下，復(fù)位單元控制所述下拉節(jié)點與所述復(fù)位端連接，從而使得所述下拉節(jié)點的電位為高電平，所述上拉節(jié)點控制單元在所述下拉節(jié)點的控制下控制所述上拉節(jié)點的電位為低電平，所述柵極驅(qū)動信號輸出端在所述上拉節(jié)點的控制下控制所述柵極驅(qū)動信號輸出端與所述第二時鐘信號輸入端連接，從而使得所述柵極驅(qū)動信號輸出端輸出低電平，在所述降噪控制端的控制下，所述上拉節(jié)點降噪單元控制所述上拉節(jié)點與所述低電平輸入端連接，以對所述上拉節(jié)點進行降噪。

具體的，由所述第一時鐘信號輸入端輸入的第一時鐘信號的周期和由所述第二時鐘信號輸入端輸入的第二時鐘信號的周期都為t，所述第一時鐘信號和所述第二時鐘信號的占空比都為1/4，所述第一時鐘信號比所述第二時鐘信號延遲t/2。

本發(fā)明實施例所述的柵極驅(qū)動電路，包括多個級聯(lián)的上述的移位寄存器單元；除了第一級所述移位寄存器單元之外，每一級所述移位寄存器單元的起始端與相鄰上一級所述移位寄存器單元的柵極驅(qū)動信號輸出端連接；或者，

本發(fā)明實施例所述的柵極驅(qū)動電路包括多個級聯(lián)的上述的移位寄存器單元；除了第一級所述移位寄存器單元之外，每一級所述移位寄存器單元的起始端與相鄰所述上一級移位寄存器單元的起始信號輸出端連接。

本發(fā)明實施例所述的顯示裝置包括上述的柵極驅(qū)動電路。

以上所述是本發(fā)明的優(yōu)選實施方式，應(yīng)當(dāng)指出，對于本技術(shù)領(lǐng)域的普通技術(shù)人員來說，在不脫離本發(fā)明所述原理的前提下，還可以作出若干改進和潤飾，這些改進和潤飾也應(yīng)視為本發(fā)明的保護范圍。