本公開涉及顯示技術領域，具體地涉及一種移位寄存器及其驅動方法、柵極驅動電路以及顯示裝置。

背景技術：

陣列基板柵極驅動(Gate Driver on Array,GOA)技術是直接將柵極驅動電路制作在陣列基板上的技術。GOA技術的應用可直接將柵極驅動電路制作在面板周圍，從而降低了程序復雜度，并且減少了產(chǎn)品成本。此外，還提高了薄膜晶體管液晶顯示器(TFT-LCD)面板的高集成度，使面板更薄型化，并能夠實現(xiàn)窄邊框設計。

現(xiàn)有的GOA電路設計一般較復雜，且噪聲明顯。在一幀掃描中，很多GOA電路的驅動電路輸出信號端輸出高電平后一直保持低電平，以使得相應的TFT關閉。為了確保TFT的關閉狀態(tài)，往往需要在上拉節(jié)點處維持較低的負電壓。然而，上拉晶體管的柵極長期處于較低的負電壓下，會造成TFT的閾值電壓(Vth)負漂(即，變小)。一旦出現(xiàn)Vth負漂，則TFT可能會出現(xiàn)異常開啟。尤其是對于IGZO工藝的面板來講，Vth本身已經(jīng)接近0V，負漂的出現(xiàn)將會使面板無法正常工作。

技術實現(xiàn)要素：

為了解決現(xiàn)有技術中存在的至少上述問題，本公開提出了一種移位寄存器及其驅動方法、柵極驅動電路以及顯示裝置。

根據(jù)本公開的一個方面，提出了一種移位寄存器。該移位寄存器包括輸入單元、第一輸出單元、第二輸出單元和負壓變換單元。輸入單元的輸入端接收輸入信號，輸出端連接第一節(jié)點，控制端接收第一時鐘信號。第一輸出單元的輸入端接收第二時鐘信號，輸出端連接到輸出信號端，控制端連接到所述第一節(jié)點。第二輸出單元的輸入端接收第一低電平信號，輸出端連接到所述輸出信號端，控制端接收第三時鐘信號。負壓變換單元的輸入端接收第二低電平信號，輸出端連接到所述第一節(jié)點，控制端接收第四時鐘信號。

在一個實施例中，所述第三時鐘信號是所述第一時鐘信號。

在一個實施例中，所述輸入單元包括第一晶體管，所述輸入單元的輸入端是第一晶體管的源極和漏極中的一個，輸出端是第一晶體管的源極和漏極中的另一個，控制端是第一晶體管的柵極。

在一個實施例中，所述第一輸出單元包括第二晶體管和電容器，所述第一輸出單元的輸入端是第二晶體管的源極和漏極中的一個，輸出端是第二晶體管的源極和漏極中的另一個，控制端是第二晶體管的柵極，所述電容器的第一端連接到第一節(jié)點，第二端連接到輸出控制端。

在一個實施例中，所述第二輸出單元包括第三晶體管，其中，所述第二輸出單元的輸入端是第三晶體管的源極和漏極中的一個，輸出端是第三晶體管的源極和漏極中的另一個，控制端是第三晶體管的柵極。

在一個實施例中，所述負壓變換單元包括第四晶體管，所述負壓變換單元的輸入端是第四晶體管的源極和漏極中的一個，輸出端是第四晶體管的源極和漏極中的另一個，控制端是第四晶體管的柵極。

根據(jù)本公開的另一方面，提出了一種柵極驅動電路。該柵極驅動電路包括級聯(lián)的多個根據(jù)以上各實施例所述的移位寄存器。

根據(jù)本公開的另一方面，提出了一種顯示裝置。該顯示裝置包括根據(jù)以上實施例所述的柵極驅動電路。

根據(jù)本公開的另一方面，提出了一種用于驅動根據(jù)以上實施例所述的移位寄存器的驅動方法。該驅動方法包括第一下拉階段和第二下拉階段。在第一下拉階段中，通過第一時鐘信號控制輸入單元關斷，通過第四時鐘信號控制負壓變換單元接通，輸入低電平的第二時鐘信號，以使得第一節(jié)點的電壓降低到第三電平，輸出信號端輸出低電平。第二下拉階段，包括第一時段和第二時段。在第一時段中，通過第一時鐘信號控制輸入單元接通，通過第四時鐘信號控制負壓變換單元關斷，輸入低電平的第二時鐘信號，以使得第一節(jié)點的電壓降低到第四電平，輸出信號端輸出低電平。在第二時段中，通過第一、第四時鐘信號控制輸入單元和負壓變換單元關斷，輸入低電平的第二時鐘信號，以使得第一節(jié)點的電壓保持在第四電平，輸出信號端輸出低電平。

在一個實施例中，在所述第一下拉階段之前，所述方法還包括第一上拉階段和第二上拉階段。在第一上拉階段中，通過第一、第三時鐘信號控制輸入單元和第二輸出單元接通，通過第四時鐘信號控制負壓變換單元關斷，輸入低電平的第二時鐘信號，以使得第一節(jié)點的電壓提升到第一電平，輸出信號端輸出低電平。在第二上拉階段中，通過第一、第四時鐘信號控制輸入單元和負壓變換單元關斷，輸入高電平的第二時鐘信號，以使得第一節(jié)點的電壓進一步提升到第二電平，輸出信號端輸出高電平。

在一個實施例中，所述第一下拉階段和第二下拉階段交替循環(huán)，以使得第一節(jié)點的電壓在第三電平和第四電平之間周期性變化。

在一個實施例中，第三電平與第四電平是不同的負電平。

在一個實施例中，第三電平大于第四電平。

附圖說明

圖1示出了根據(jù)本公開實施例的移位寄存器的電路結構圖。

圖2示出了圖1所示的移位寄存器的更為詳細的電路結構圖。

圖3示出了圖1所示的移位寄存器的信號時序圖。

圖4示出了根據(jù)本公開另一實施例的移位寄存器的電路結構圖。

圖5示出了圖4所示的移位寄存器的更為詳細的電路結構圖。

圖6示出了圖4所示的移位寄存器的信號時序圖。

圖7示出了根據(jù)本公開實施例的用于驅動移位寄存器的驅動方法的流程圖。

具體實施方式

下面將詳細描述本公開的具體實施例，應當注意，這里描述的實施例只用于舉例說明，并不用于限制本公開。在以下描述中，為了提供對本公開的透徹理解，闡述了大量特定細節(jié)。然而，對于本領域普通技術人員顯而易見的是：不必采用這些特定細節(jié)來實行本公開。在其他實例中，為了避免混淆本公開，未具體描述公知的電路、材料或方法。

在整個說明書中，對“一個實施例”、“實施例”、“一個示例”或“示例”的提及意味著：結合該實施例或示例描述的特定特征、結構或特性被包含在本公開至少一個實施例中。因此，在整個說明書的各個地方出現(xiàn)的短語“在一個實施例中”、“在實施例中”、“一個示例”或“示例”不一定都指同一實施例或示例。此外，可以以任何適當?shù)慕M合和/或子組合將特定的特征、結構或特性組合在一個或多個實施例或示例中。此外，本領域普通技術人員應當理解，在此提供的附圖都是為了說明的目的，并且附圖不一定是按比例繪制的。這里使用的術語“和/或”包括一個或多個相關列出的項目的任何和所有組合。

在整個說明書中，序數(shù)詞“第一”、“第二”等用于在具有類似功能或形式的多個對象之間進行區(qū)分，并不對所限定的對象的出現(xiàn)順序、依賴關系等進行限制。例如，當只使用具有較大序數(shù)詞(例如，第二晶體管)對技術方案進行描述時，并不表示該技術方案中必然涉及沒有提及的具有較小序數(shù)詞的對象(例如，第一晶體管)，所述技術方案在此不對該具有較小序數(shù)詞的對象進行限定。換言之，本領域技術人員應該理解的是，在所述技術方案的一些實施例中，可以包括該具有較小序數(shù)詞的對象。在所述技術方案的另一些實施例中，可以不包括該具有較小序數(shù)詞的對象。

以下參考附圖對本公開進行具體描述。

首先，圖1示出了根據(jù)本公開一個實施例的移位寄存器100的電路結構圖。從圖1可見，移位寄存器100包括輸入單元110、第一輸出單元120、第二輸出單元130和負壓變換單元140。

輸入單元110的輸入端接收輸入信號INPUT，輸出端連接第一節(jié)點N1，控制端接收第一時鐘信號CLK1。在第一時鐘信號CLK1的控制下，輸入單元110接通或關斷。在輸入單元110接通時，輸入信號INPUT傳輸?shù)降谝还?jié)點N1。

第一輸出單元120的輸入端接收第二時鐘信號CLK2，輸出端連接到輸出信號端，控制端連接到所述第一節(jié)點N1。在第一節(jié)點N1的電平的控制下，第一輸出單元120接通或關斷。在第一輸出單元120接通時，第二時鐘信號CLK2傳輸?shù)捷敵鲂盘柖恕?/p>

第二輸出單元130的輸入端接收第一低電平信號VS1，輸出端連接到所述輸出信號端，控制端接收第三時鐘信號CLK3。在第三時鐘信號CLK3的控制下，第二輸出單元130接通或關斷。在第二輸出單元130接通時，第一低電平信號VS1傳輸?shù)捷敵鲂盘柖恕?/p>

負壓變換單元140的輸入端接收第二低電平信號VS2，輸出端連接到所述第一節(jié)點N1，控制端接收第四時鐘信號CLK4。在第四時鐘信號CLK4的控制下，負壓變換單元140接通或關斷。在負壓變換單元140接通時，第二低電平信號VS2傳輸?shù)降谝还?jié)點N1。

輸出信號端輸出信號OUTPUT。

圖2根據(jù)本公開的一個實施例示出了圖1所示的移位寄存器100的更為詳細的電路結構圖。

在圖2中，輸入單元110包括第一晶體管T1。輸入單元110的輸入端是第一晶體管T1的源極和漏極中的一個，輸出端是第一晶體管T1的源極和漏極中的另一個，控制端是第一晶體管T1的柵極。

第一輸出單元120包括第二晶體管T2和電容器C。第一輸出單元120的輸入端是第二晶體管T2的源極和漏極中的一個，輸出端是第二晶體管T2的源極和漏極中的另一個，控制端是第二晶體管T2的柵極。電容器C的第一端連接到第一節(jié)點N1，第二端連接到輸出控制端，即，電容器C并聯(lián)到第二晶體管T2的作為第一輸出單元120的輸入端的源極或漏極以及柵極之間。

第二輸出單元130包括第三晶體管T3。第二輸出單元130的輸入端是第三晶體管T3的源極和漏極中的一個，輸出端是第三晶體管T3的源極和漏極中的另一個，控制端是第三晶體管T3的柵極。

負壓變換單元140包括第四晶體管T4。負壓變換單元140的輸入端是第四晶體管T4的源極和漏極中的一個，輸出端是第四晶體管T4的源極和漏極中的另一個，控制端是第四晶體管T4的柵極。

需要指出的是，晶體管T1-T4可以為N型晶體管或P型晶體管。本申請中以N型晶體管為示例進行描述，應該理解的是，當T1-T4中的一個或多個為P型晶體管時同樣可以實現(xiàn)本申請的技術方案，只需對電平設置進行相應的調(diào)整即可。

圖3示出了圖1和圖2所示的移位寄存器100的信號時序圖。以下結合圖3分四個階段進行考慮，對移位寄存器100的操作進行描述。其中，所述四個階段分別是第一上拉階段t1、第二上拉階段t2、第一下拉階段t3和第二下拉階段t4。第一上拉階段t1、第二上拉階段t2和第一下拉階段t3的持續(xù)時間相同。第二下拉階段t4分為兩個時段，每個時段的持續(xù)時間都與t1-t3之一的持續(xù)時間相同。

在圖3中，將輸入信號INPUT、第一至第四時鐘信號CLK1-CLK4示為具有相同的高電平VGH和低電平VGL。應該理解的是，在本公開的其他實施例中，各個信號的高電平和低電平可以不同。在圖3中，還示意性地示出了第一低電平信號VS1和第二低電平信號VS2的電平，同樣應該理解的是，VS1和VS2的電平設置也不限于此。

在一個實施例中，將第二低電平信號VS2的電平設置為與輸入信號INPUT的低電平是不同的負電平。

在一個實施例中，將第二低電平信號VS2的電平設置為比輸入信號INPUT的低電平更接近0伏。

為了便于描述，下文示例性地設置INPUT和CLK1-CLK4的高電平相同(例如，20V)，設置INPUT和CLK1-CLK4的低電平與VS1相同(例如，-10V)，設置VS2(例如為-5V)高于VS1。如上文所述，本申請的技術方案不受電平大小設置的限制。

在第一上拉階段t1中，時鐘信號CLK1和CLK3為高電平，時鐘信號CLK2和CLK4為低電平，輸入信號INPUT為高電平。從而，輸入單元110和第二輸出單元130接通，負壓變換單元140關斷。

高電平的輸入信號INPUT傳輸?shù)降谝还?jié)點N1，將N1的電平提升到第一電平(例如，20V)。此外，第一低電平信號VS1傳輸?shù)捷敵鲂盘柖?，使輸出信號端輸出低電平的輸出信?例如-10V)。

在第二上拉階段t2中，時鐘信號CLK2為高電平，時鐘信號CLK1、CLK3和CLK4為低電平，輸入信號INPUT為低電平。從而，輸入單元110、第二輸出單元130以及負壓變換單元140關斷。

由于在第一上拉階段t1中，第一節(jié)點N1的電平已經(jīng)提升到高電平(第一電平)，因此，第一輸出單元120接通，高電平的時鐘信號CLK2傳輸?shù)捷敵鲂盘柖耍敵鲂盘朞UTPUT為高電平(例如，20V)。此時，第一輸出單元120進一步提升第一節(jié)點N1處的電平，提升至第二電平(例如，40V)。舉例來講，在如圖2所示的移位寄存器結構中，通過電容器C的耦合作用來進一步提升第一節(jié)點N1處的電平。

在第一下拉階段t3中，時鐘信號CLK4為高電平，時鐘信號CLK1、CLK2和CLK3為低電平，輸入信號INPUT為低電平。從而，負壓變換單元140接通，輸入單元110和第二輸出單元130關斷。

第二低電平信號VS2傳輸?shù)降谝还?jié)點N1，將N1的電平下拉到第三電平(即，第二低電平信號VS2的電平，例如-5V)。同時，輸出信號端的輸出信號OUTPUT也被拉回到CLK2的低電平(例如-10V)。

在第二下拉階段t4中，分兩個時段。

在第一時段中，時鐘信號CLK1為高電平，時鐘信號CLK2、CLK3和CLK4為低電平，輸入信號INPUT為低電平。從而，輸入單元110接通，第二輸出單元130和負壓變換單元140關斷。

高電平的第一時鐘信號CLK1使得低電平的INPUT傳輸?shù)降谝还?jié)點N1，將N1處的電平下拉到第四電平(例如，-10V)。

在第二時段中，時鐘信號CLK2為高電平，時鐘信號CLK1、CLK3和CLK4為低電平，輸入信號INPUT為低電平。從而，輸入單元110、第二輸出單元130以及負壓變換單元140關斷。在該第二時段中，第一節(jié)點N1的電平保持在第四電平(例如，-10V)。

在一幀掃描的剩余時段期間，上述第一下拉階段和第二下拉階段循環(huán)交替出現(xiàn)，使得第一節(jié)點N1處的電平在第三電平和第四電平之間周期性切換，直到進入下一幀掃描為止。通過使得N1處的電平在較低的負電平(例如，第四電平)與更接近于0伏的負電平(例如，第三電平)之間交替變換，避免了N1處長期處于較低的負電平下，從而避免了TFT的Vth發(fā)生負漂。

圖4示出了根據(jù)本公開另一實施例的移位寄存器400的電路結構圖。相應地，圖5根據(jù)本公開的實施例示出了圖4所示的移位寄存器400的更為詳細的電路結構圖。

從圖4可見，移位寄存器100包括輸入單元410、第一輸出單元420、第二輸出單元430和負壓變換單元440，這些單元與圖1所示的各個單元相對應。移位寄存器400與圖1所示的移位寄存器100的區(qū)別在于，第二輸出單元430接收的時鐘信號與輸入單元410接收的時鐘信號相同，即均為第一時鐘信號CLK1。

圖6示出了圖4和圖5所示的移位寄存器400的信號時序圖。類似地，以下結合圖6分第一上拉階段t1、第二上拉階段t2、第一下拉階段t3和第二下拉階段t4共四個階段進行考慮，對移位寄存器400的操作進行描述。應該指出的是，以上針對圖3中進行的解釋在此針對類似地情形同樣適用。

在第一上拉階段t1中，時鐘信號CLK1為高電平，時鐘信號CLK2和CLK4為低電平，輸入信號INPUT為高電平。從而，輸入單元410和第二輸出單元430接通，負壓變換單元440關斷。

高電平的輸入信號INPUT傳輸?shù)降谝还?jié)點N1，將N1的電平提升到第一電平(例如，20V)。此外，第一低電平信號VS1傳輸?shù)捷敵鲂盘柖?，使輸出信號端輸出低電平的輸出信?例如-10V)。

在第二上拉階段t2中，時鐘信號CLK2為高電平，時鐘信號CLK1和CLK4為低電平，輸入信號INPUT為低電平。從而，輸入單元410、第二輸出單元430以及負壓變換單元440關斷。

由于在第一上拉階段t1中，第一節(jié)點N1的電平已經(jīng)提升到高電平(第一電平)，因此，第一輸出單元420接通，高電平的時鐘信號CLK2傳輸?shù)捷敵鲂盘柖?，輸出信號OUTPUT為高電平(例如，20V)。此時，第一輸出單元420進一步提升第一節(jié)點N1處的電平，提升至第二電平(例如，40V)。舉例來講，在如圖2所示的移位寄存器結構中，通過電容器C的耦合作用來進一步提升第一節(jié)點N1處的電平。

在第一下拉階段t3中，時鐘信號CLK4為高電平，時鐘信號CLK1和CLK2為低電平，輸入信號INPUT為低電平。從而，負壓變換單元440接通，輸入單元410和第二輸出單元430關斷。

第二低電平信號VS2傳輸?shù)降谝还?jié)點N1，將N1的電平下拉到第三電平(即，第二低電平信號VS2的電平，例如-5V)。同時，輸出信號端的輸出信號OUTPUT也被拉回到CLK2的低電平(例如-10V)。

在第二下拉階段t4中，分兩個時段。

在第一時段中，時鐘信號CLK1為高電平，時鐘信號CLK2和CLK4為低電平，輸入信號INPUT為低電平。從而，輸入單元410和第二輸出單元430接通，負壓變換單元440關斷。

高電平的第一時鐘信號CLK1使得低電平的INPUT傳輸?shù)降谝还?jié)點N1，將N1處的電平下拉到第四電平(例如，-10V)。

在第二時段中，時鐘信號CLK2為高電平，時鐘信號CLK1和CLK4為低電平，輸入信號INPUT為低電平。從而，輸入單元410、第二輸出單元430以及負壓變換單元440關斷。在該第二時段中，第一節(jié)點N1的電平保持在第四電平(例如，-10V)。

在一幀掃描的剩余時段期間，上述第一下拉階段和第二下拉階段循環(huán)交替出現(xiàn)，使得第一節(jié)點N1處的電平在第三電平和第四電平之間周期性切換，直到進入下一幀掃描為止。通過使得N1處的電平在較低的負電平(例如，第四電平)與更接近于0伏的負電平(例如，第三電平)之間交替變換，避免了N1處長期處于較低的負電平下，從而避免了TFT的Vth發(fā)生負漂。

圖7示出了根據(jù)本公開實施例的用于驅動移位寄存器的驅動方法700的流程圖。所述移位寄存器可以是根據(jù)圖1和圖2所示的實施例的移位寄存器100或根據(jù)圖4和圖5所示的實施例的移位寄存器400。需要指出的是，上文中針對移位寄存器100或移位寄存器400進行的解釋在此同樣適用。

在本公開的一個實施例中，驅動方法700包括第一上拉階段710、第二上拉階段720、第一下拉階段730和第二下拉階段740。需要指出的是，第一上拉階段710第二上拉階段720并不是驅動方法700中的必需階段(圖7中通過虛線示出)。在本公開的其他實施例中，可以不設置第一上拉階段710和第二上拉階段720，或通過其他的替代操作來實現(xiàn)第一上拉階段710和第二上拉階段720的作用。

具體地，在第一上拉階段710中，通過第一、第三時鐘信號控制輸入單元和第二輸出單元接通，通過第四時鐘信號控制負壓變換單元關斷，輸入低電平的第二時鐘信號，以使得第一節(jié)點的電壓提升到第一電平，輸出信號端輸出低電平。

在第二上拉階段720中，通過第一、第四時鐘信號控制輸入單元和負壓變換單元關斷，輸入高電平的第二時鐘信號，以使得第一節(jié)點的電壓進一步提升到第二電平，輸出信號端輸出高電平。

在第一下拉階段730中，通過第一時鐘信號控制輸入單元關斷，通過第四時鐘信號控制負壓變換單元接通，輸入低電平的第二時鐘信號，以使得第一節(jié)點的電壓降低到第三電平，輸出信號端輸出低電平。

第二下拉階段740包括第一時段和第二時段。其中，在第一時段中，通過第一時鐘信號控制輸入單元接通，通過第四時鐘信號控制負壓變換單元關斷，輸入低電平的第二時鐘信號，以使得第一節(jié)點的電壓降低到第四電平，輸出信號端輸出低電平。在第二時段中，通過第一、第四時鐘信號控制輸入單元和負壓變換單元關斷，輸入低電平的第二時鐘信號，以使得第一節(jié)點的電壓保持在第四電平，輸出信號端輸出低電平。

在一個實施例中，所述第一下拉階段730和第二下拉階段740交替循環(huán)，以使得第一節(jié)點的電壓在第三電平和第四電平之間周期性變化。

在例如圖1和2所示的實施例中，分別通過第二低電平信號VS2和CLK1的低電平來實現(xiàn)第三電平和第四電平。在一個實施例中，第三電平與第四電平是不同的負電平。在一個實施例中，第三電平比第四電平更接近0伏。

根據(jù)本公開的另一方面，提出了一種柵極驅動電路。該柵極驅動電路包括級聯(lián)的多個根據(jù)以上各實施例所述的移位寄存器(例如，移位寄存器100或移位寄存器400)。

除此之外，本發(fā)明還提供包括上述柵極驅動器的顯示裝置。具體地，所述顯示裝置可以為液晶顯示裝置，例如液晶面板、液晶電視、手機、電子閱讀器、液晶顯示器等。

以上所述的具體實施例，對本發(fā)明的目的、技術方案和有益效果進行了進一步詳細說明，應理解的是，以上所述僅為本發(fā)明的具體實施例而已，并不用于限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進等，均應包含在本發(fā)明的保護范圍之內(nèi)。