本發(fā)明涉及顯示掃描技術(shù)領域，更具體地說，涉及一種掃描單元以及柵極驅(qū)動電路。

背景技術(shù)：

隨著電子技術(shù)的發(fā)展，顯示裝置已被廣泛應用于各行領域和各種電子產(chǎn)品中，成為人們生活和工作不可或缺的一部分，如電視、手機、電腦、個人數(shù)字助理等。現(xiàn)有的顯示裝置中，顯示裝置包括有柵極驅(qū)動電路，柵極驅(qū)動電路主要用于掃描多級柵極線，以通過掃描柵極線而對與柵極線電連接的像素陣列進行掃描，進而配合其他線路結(jié)構(gòu)而進行畫面的顯示。然而，目前柵極驅(qū)動電路在高溫或低溫的環(huán)境下，其相鄰兩行的輸出信號存在延時，使得顯示裝置的畫面顯示不均勻，因此柵極驅(qū)動電路的設計成為開發(fā)者現(xiàn)今主要研究趨勢之一。

技術(shù)實現(xiàn)要素：

有鑒于此，本發(fā)明提供了一種掃描單元以及柵極驅(qū)動電路，以解決柵極驅(qū)動電路的輸出信號延時導致的顯示裝置畫面不均勻的問題。

為實現(xiàn)上述目的，本發(fā)明提供如下技術(shù)方案：

一種掃描單元，所述掃描單元包括：第一級子單元以及第二級子單元，其中，所述第一級子單元包括：第一輸入模塊、第一上拉節(jié)點、第一上拉控制模塊、第二上拉控制模塊、第一下拉節(jié)點、第一下拉控制模塊、第二下拉控制模塊、第一下拉生成模塊、第一輸出模塊、第一下拉模塊以及第三下拉節(jié)點；

以及，所述第二級子單元包括：第二輸入模塊、第二上拉節(jié)點、第三上拉控制模塊、第四上拉控制模塊、第二下拉節(jié)點、第三下拉控制模塊、第四下拉控制模塊、第一下拉生成模塊、第二輸出模塊、第二下拉模塊以及第四下拉節(jié)點；

所述第一輸入模塊響應于第一控制端的信號，控制第一電壓端與所述第一上拉節(jié)點之間和控制第三電壓端與所述第一輸出端之間的接通狀態(tài)，以及，響應于第二控制端的信號，控制第二電壓端與所述第一上拉節(jié)點之間和控制所述第三電壓端與所述第一輸出端之間的接通狀態(tài)，其中，所述第一電壓端與所述第二電壓端輸出的信號的電平相反；

所述第二輸入模塊響應于第三控制端的信號，控制所述第一電壓端與所述第二上拉節(jié)點之間和控制所述第三電壓端與所述第二輸出端之間的接通狀態(tài)，以及，響應于第四控制端的信號，控制所述第二電壓端與所述第二上拉節(jié)點之間和控制所述第三電壓端與所述第二輸出端之間的接通狀態(tài)，其中，所述第一輸入模塊與所述第二輸入模塊的結(jié)構(gòu)相同；

第一上拉控制模塊響應于所述第一上拉節(jié)點的信號，控制所述第一下拉節(jié)點與所述第三電壓端之間和控制所述第一下拉節(jié)點與所述第一下拉生成模塊之間的接通狀態(tài)；所述第二上拉控制模塊響應于所述述第二上拉節(jié)點的信號，控制所述第一下拉節(jié)點與所述第三電壓端之間和控制所述第一下拉節(jié)點與所述第一下拉生成模塊之間的接通狀態(tài)；

第三上拉控制模塊響應于所述第二上拉節(jié)點的信號，控制所述第二下拉節(jié)點與所述第三電壓端之間和控制所述第二下拉節(jié)點與所述第二下拉生成模塊之間的接通狀態(tài)；所述第四上拉控制模塊響應于所述述第一上拉節(jié)點的信號，控制所述第二下拉節(jié)點與所述第三電壓端之間和控制所述第二下拉節(jié)點與所述第二下拉生成模塊之間的接通狀態(tài)，其中，所述第一上拉控制模塊與所述第三上拉控制模塊的結(jié)構(gòu)相同，且所述第二上拉控制模塊與所述第四上拉控制模塊的結(jié)構(gòu)相同；

所述第一下拉生成模塊響應于第一信號端的信號，控制所述第一信號端與所述第一下拉節(jié)點之間的接通狀態(tài)；

所述第二下拉生成模塊響應于第二信號端的信號，控制所述第二控制信號端與所述第二下拉節(jié)點之間的接通狀態(tài)，且所述第一下拉生成模塊與所述第二下拉生成模塊的結(jié)構(gòu)相同；

所述第一下拉控制模塊響應于所述第一下拉節(jié)點的信號，控制所述第一上拉節(jié)點與所述第三電壓端之間和控制所述第三電壓端與所述第一輸出端之間的接通狀態(tài)；所述第二下拉控制模塊響應于所述第二下拉節(jié)點的信號，控制所述第一上拉節(jié)點與所述第三電壓端之間和控制所述第三電壓端與所述第一輸出端之間的接通狀態(tài)；

所述第三下拉控制模塊響應于所述第二下拉節(jié)點的信號，控制所述第二上拉節(jié)點與所述第三電壓端之間和控制所述第三電壓端與所述第二輸出端之間的接通狀態(tài)；所述第四下拉控制模塊響應于所述第一下拉節(jié)點的信號，控制所述第二上拉節(jié)點與所述第三電壓端之間和控制所述第三電壓端與所述第二輸出端之間的接通狀態(tài)，其中，所述第一下拉控制模塊與所述第三下拉控制模塊的結(jié)構(gòu)相同，且所述第二下拉控制模塊與所述第四下拉控制模塊的結(jié)構(gòu)相同；

所述第一輸出模塊響應于所述第一上拉節(jié)點的信號，控制第一時鐘信號與所述第一輸出端之間的接通狀態(tài)，以及，所述第二輸出模塊響應于所述第二上拉節(jié)點的信號，控制第二時鐘信號與所述第二輸出端之間的接通狀態(tài)，其中，所述第一輸出模塊和所述第二輸出模塊的結(jié)構(gòu)相同；

所述第一下拉模塊響應于所述第一控制端的信號，控制所述第一電壓端與所述第三下拉節(jié)點之間的接通狀態(tài)；所述第一下拉模塊響應于所述第三下拉節(jié)點的信號，控制所述第三電壓端與所述第一下拉節(jié)點之間的接通狀態(tài)；所述第一下拉模塊響應于所述第一輸出端的信號，控制所述第三電壓端與所述第三下拉節(jié)點之間的接通狀態(tài)；所述第一下拉模塊響應于所述第一下拉節(jié)點的信號，控制所述第三電壓端與所述第三下拉節(jié)點之間的接通狀態(tài)；

所述第二下拉模塊響應于所述第四控制端的信號，控制所述第二電壓端與所述第四下拉節(jié)點之間的接通狀態(tài)；所述第二下拉模塊響應于所述第四下拉節(jié)點的信號，控制所述第三電壓端與所述第二下拉節(jié)點之間的接通狀態(tài)；所述第二下拉模塊響應于所述第二輸出端的信號，控制所述第三電壓端與所述第四下拉節(jié)點之間的接通狀態(tài)；所述第二下拉模塊響應于所述第二下拉節(jié)點的信號，控制所述第三電壓端與所述第四下拉節(jié)點之間的接通狀態(tài)，其中，所述第一下拉模塊與所述第二下拉模塊的結(jié)構(gòu)相同。

一種柵極驅(qū)動電路，所述柵極驅(qū)動電路包括的n級掃描單元為第一級掃描單元至第n級掃描單元，其中，每一級掃描單元均為任意一項上述的掃描單元，n為大于等于2的整數(shù)。

與現(xiàn)有技術(shù)相比，本發(fā)明所提供的技術(shù)方案具有以下優(yōu)點：

本發(fā)明所提供的掃描單元，通過在現(xiàn)有的15t1c的掃描單元上增加第一下拉模塊以及第三下拉節(jié)點，使得在第一上拉模塊在響應于第一上拉節(jié)點p1的信號，對第一下拉節(jié)點q1進行下拉(此時，第一下拉節(jié)點q1接第三電壓端，電壓為零)時，第一下拉模塊響應于第三下拉節(jié)點的信號，控制第三電壓端與第一下拉節(jié)點q1之間接通，進一步對第一下拉節(jié)點q1進行下拉操作。同理，對第二下拉節(jié)點q2也進行雙重下拉操作，減少了第一下拉節(jié)點q1和第二下拉節(jié)點q2在原有被下拉的過程中，存在的下拉延時，進而，保證了第一上拉節(jié)點p1以及第二上拉節(jié)點p2同時被上拉，又由于第一上拉節(jié)點p1控制第一級子單元的第一輸出端與第一時鐘信號的接通狀態(tài)，第二上拉節(jié)點p2控制第二級子單元的第二輸出端與第二時鐘信號的接通狀態(tài)，因此，本掃描單元同時輸出第一輸出信號以及第二輸出信號，解決柵極驅(qū)動電路的輸出信號延時導致的顯示裝置畫面不均勻的問題。

附圖說明

為了更清楚地說明本發(fā)明實施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的實施例，對于本領域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)提供的附圖獲得其他的附圖。

圖1為本實施例提供的一種掃描單元的結(jié)構(gòu)示意圖；

圖2為本實施例提供的一種掃描單元的具體電路結(jié)構(gòu)圖；

圖3為本實施例提供的一種掃描單元的驅(qū)動時序圖；

圖4為本實施例提供的一種柵極驅(qū)動電路的結(jié)構(gòu)示意圖。

具體實施方式

下面將結(jié)合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術(shù)方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而不是全部的實施例。基于本發(fā)明中的實施例，本領域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。

如背景技術(shù)所述，本發(fā)明為了解決柵極驅(qū)動電路的輸出信號延時導致的顯示裝置畫面不均勻的問題，提出了一種掃描單元，如圖1所示，該掃描單元包括：第一級子單元以及第二級子單元，其中，所述第一級子單元包括：第一輸入模塊101、第一上拉節(jié)點p1、第一上拉控制模塊2011、第二上拉控制模塊2012、第一下拉節(jié)點q1、第一下拉控制模塊3011、第二下拉控制模塊3012、第一下拉生成模塊401、第一輸出模塊501、第一下拉模塊601以及第三下拉節(jié)點m1；

以及，所述第二級子單元包括：第二輸入模塊102、第二上拉節(jié)點p2、第三上拉控制模塊2021、第四上拉控制模塊2022、第二下拉節(jié)點q2、第三下拉控制模塊3021、第四下拉控制模塊3022、第一下拉生成模塊402、第二輸出模塊502、第二下拉模塊602以及第四下拉節(jié)點m2；

所述第一輸入模塊101響應于第一控制端set1的信號，控制第一電壓端fw與所述第一上拉節(jié)點p1之間和控制第三電壓端vgl與所述第一輸出端gout1之間的接通狀態(tài)，以及，響應于第二控制端rst1的信號，控制第二電壓端bw與所述第一上拉節(jié)點p1之間和控制所述第三電壓端vgl與所述第一輸出端gout1之間的接通狀態(tài)，其中，所述第一電壓端fw與所述第二電壓端bw輸出的信號的電平相反。

所述第二輸入模塊102響應于第三控制端set2的信號，控制所述第一電壓端fw與所述第二上拉節(jié)點p2之間和控制所述第三電壓端vgl與所述第二輸出端gout2之間的接通狀態(tài)，以及，響應于第四控制端rst2的信號，控制所述第二電壓端bw與所述第二上拉節(jié)點p2之間和控制所述第三電壓端vgl與所述第二輸出端gout2之間的接通狀態(tài)，其中，所述第一輸入模塊與所述第二輸入模塊的結(jié)構(gòu)相同；

第一上拉控制模塊2011響應于所述第一上拉節(jié)點p1的信號，控制所述第一下拉節(jié)點q1與所述第三電壓端vgl之間和控制所述第三電壓端vgl與所述第一下拉生成模塊401之間的接通狀態(tài)；所述第二上拉控制模塊2012響應于所述述第二上拉節(jié)點p2的信號，控制所述第一下拉節(jié)點q1與所述第三電壓端vgl之間和控制所述第三電壓端vgl與所述第一下拉生成模塊401之間的接通狀態(tài)；

第三上拉控制模塊2021響應于所述第二上拉節(jié)點p2的信號，控制所述第二下拉節(jié)點q2與所述第三電壓端vgl之間和控制所述第三電壓端vgl與所述第二下拉生成模塊402之間的接通狀態(tài)；所述第四上拉控制模塊2022響應于所述述第一上拉節(jié)點p1的信號，控制所述第二下拉節(jié)點q2與所述第三電壓端vgl之間和控制所述第三電壓端vgl與所述第二下拉生成模塊402之間的接通狀態(tài)，其中，所述第一上拉控制模塊2011與所述第三上拉控制模塊2021的結(jié)構(gòu)相同，且所述第二上拉控制模塊2012與所述第四上拉控制模塊2022的結(jié)構(gòu)相同。

所述第一下拉生成模塊401響應于第一信號端v1的信號，控制所述第一信號端v1與所述第一下拉節(jié)點q1之間的接通狀態(tài)；

所述第二下拉生成模塊402響應于第二信號端v2的信號，控制所述第二控制信號端v2與所述第二下拉節(jié)點q2之間的接通狀態(tài)，且所述第一下拉生成模塊401與所述第二下拉生成模塊402的結(jié)構(gòu)相同。

所述第一下拉控制模塊3011響應于所述第一下拉節(jié)點q1的信號，控制所述第一上拉節(jié)點p1與所述第三電壓端vgl之間和控制所述第三電壓端vgl與所述第一輸出端gout1之間的接通狀態(tài)；所述第二下拉控制模塊3012響應于所述第二下拉節(jié)點q2的信號，控制所述第一上拉節(jié)點p1與所述第三電壓端vgl之間和控制所述第三電壓端vgl與所述第一輸出端gout1之間的接通狀態(tài)；

所述第三下拉控制模塊3021響應于所述第二下拉節(jié)點q1的信號，控制所述第二上拉節(jié)點p2與所述第三電壓端vgl之間和控制所述第三電壓端vgl與所述第二輸出端gout2之間的接通狀態(tài)；所述第四下拉控制模塊3022響應于所述第一下拉節(jié)點q1的信號，控制所述第二上拉節(jié)點p2與所述第三電壓端vgl之間和控制所述第三電壓端vgl與所述第二輸出端gout2之間的接通狀態(tài)，其中，所述第一下拉控制模塊3011與所述第三下拉控制模塊3021的結(jié)構(gòu)相同，且所述第二下拉控制模塊3012與所述第四下拉控制模塊3022的結(jié)構(gòu)相同；

所述第一輸出模塊501響應于所述第一上拉節(jié)點p1的信號，控制第一時鐘信號ck1與所述第一輸出端gout1之間的接通狀態(tài)，以及，所述第二輸出模塊502響應于所述第二上拉節(jié)點p2的信號，控制第二時鐘信號ck2與所述第二輸出端gout2之間的接通狀態(tài)，其中，所述第一輸出模塊501和所述第二輸出模塊502的結(jié)構(gòu)相同；

所述第一下拉模塊601響應于所述第一控制端set1的信號，控制所述第一電壓端fw與所述第三下拉節(jié)點m1之間的接通狀態(tài)；所述第一下拉模塊601響應于所述第三下拉節(jié)點m1的信號，控制所述第三電壓端vgl與所述第一下拉節(jié)點q1之間的接通狀態(tài)；所述第一下拉模塊601響應于所述第一輸出端gout1的信號，控制所述第三電壓端vgl與所述第三下拉節(jié)點m1之間的接通狀態(tài)；所述第一下拉模塊601響應于所述第一下拉節(jié)點q1的信號，控制所述第三電壓端vgl與所述第三下拉節(jié)點m1之間的接通狀態(tài)；

所述第二下拉模塊602響應于所述第四控制端rst2的信號，控制所述第二電壓端bw與所述第四下拉節(jié)點m2之間的接通狀態(tài)；所述第二下拉模塊602響應于所述第四下拉節(jié)點m2的信號，控制所述第三電壓端vgl與所述第二下拉節(jié)點q2之間的接通狀態(tài)；所述第二下拉模塊602響應于所述第二輸出端gout2的信號，控制所述第三電壓端vgl與所述第四下拉節(jié)點m2之間的接通狀態(tài)；所述第二下拉模塊602響應于所述第二下拉節(jié)點q2的信號，控制所述第三電壓端vgl與所述第四下拉節(jié)點m2之間的接通狀態(tài)，其中，所述第一下拉模塊601與所述第二下拉模塊602的結(jié)構(gòu)相同。

本申請實施例提供的掃描單元，其包括有第一級子單元和第二級子單元，通過在現(xiàn)有的15t1c的掃描單元上增加第三下拉模塊以及第三下拉節(jié)點，使得在第一上拉模塊在響應于第一上拉節(jié)點p1的信號，對第一下拉節(jié)點q1進行下拉(此時，第一下拉節(jié)點q1接第三電壓端，電壓為零)時，第一下拉模塊響應于第三下拉節(jié)點的信號，控制第三電壓端與第一下拉節(jié)點q1之間接通，進一步對第一下拉節(jié)點q1進行下拉操作。同理，對第二下拉節(jié)點q2也進行雙重下拉操作，減少了第一下拉節(jié)點q1和第二下拉節(jié)點q2在原有被下拉的過程中，存在的下拉延時，進而，保證了第一上拉節(jié)點p1以及第二上拉節(jié)點p2同時被上拉，又由于第一上拉節(jié)點p1控制第一級子單元的第一輸出端與第一時鐘信號的接通狀態(tài)，第二上拉節(jié)點p2控制第二級子單元的第二輸出端與第二時鐘信號的接通狀態(tài)，因此，本掃描單元同時輸出第一輸出信號以及第二輸出信號，解決柵極驅(qū)動電路的輸出信號延時導致的顯示裝置畫面不均勻的問題。

具體的，請參閱圖2，本發(fā)明實施例還提供了一種第一輸入模塊101的具體電路結(jié)構(gòu)，包括：第一晶體管m0、第二晶體管m1、第三晶體管m14以及第四晶體管m13；

所述第一晶體管m0的柵極與所述第一控制端set1相連，所述第一晶體管m0的第一端連接至所述第一電壓端fw，所述第一晶體管m0的第二端連接至所述第一上拉節(jié)點p1；所述第二晶體管m1的柵極與所述第二控制端rst1相連，所述第二晶體管m1的第一端連接至所述第二電壓端bw，所述第二晶體管m1的第二端連接至所述第一上拉節(jié)點p1；所述第三晶體管m14的柵極與所述第一控制端set1相連，所述第三晶體管m14的第一端連接至所述第三電壓端vgl，所述第三晶體管m14的第二端連接至所述第一輸出端gout1；所述第四晶體管m13的柵極與所述第二控制端rst1相連，所述第四晶體管m13的第一端連接至所述第一輸出端gout1，所述第四晶體管m13的第二端連接至所述第三電壓端vgl；

同樣，所述第二輸入模塊102包括：第十六晶體管m18、第十七晶體管m16、第十八晶體管m29以及第十九晶體管m28；

所述第十六晶體管m18的柵極與所述第三控制端set2相連，所述第十六晶體管m18的第一端連接至所述第一電壓端fw，所述第十六晶體管m18的第二端連接至所述第二上拉節(jié)點p2；所述第十七晶體管m16的柵極與所述第四控制端rst2相連，所述第十七晶體管m16的第一端連接至所述第二電壓端bw，所述第十七晶體管m16的第二端連接至所述第二上拉節(jié)點p2；所述第十八晶體管m29的柵極與所述第三控制端set2相連，所述第十八晶體管m29的第一端連接至所述第三電壓端vgl，所述第十八晶體管m29的第二端連接至所述第二輸出端gout2；所述第十九晶體管m28的柵極與所述第四控制端rst2相連，所述第十九晶體管m28的第一端連接至所述第三電壓端vgl，所述第十九晶體管m28的第二端連接至所述第二輸出端gout2。

需要說明的是，第一輸入模塊101與第二輸入模塊102的結(jié)構(gòu)相同，均包括四個晶體管，且晶體管的導通類型相同，如均為n型晶體管或均為p型晶體管。另外，由于本實施例中，需要將第一上拉節(jié)點p1與第二上拉節(jié)點p2的信號明確，因此，當?shù)谝豢刂贫藄et1控制第一晶體管m0以及第三晶體管m14導通時，第二晶體管m1以及第四晶體管m13需要關斷，即此時第二控制端rst1的信號需要與第一控制端set1的信號相反。當?shù)谌刂贫藄et2控制第十六晶體管m18以及第十八晶體管m29導通時，第十七晶體管m16以及第十九晶體管m28需要關斷，即此時第四控制端rst2的信號需要與第三控制端set2的信號相反。

除此，如圖2所示，本實施例還提供了第一上拉控制模塊2011的具體電路結(jié)構(gòu)，該第一上拉控制模塊2011包括：第五晶體管m4以及第六晶體管m6；

所述第五晶體管m4的柵極連接至所述第一上拉節(jié)點p1，所述第五晶體管m4的第一端連接至所述第一下拉節(jié)點q1，所述第五晶體管m4的第二端連接至所述第三電壓端vgl；所述第六晶體管m6的柵極連接至所述第一上拉節(jié)點p1，所述第六晶體管m6的第一端連接至所述第一下拉生成模塊401，所述第六晶體管m6的第二端連接至所述第三電壓端vgl；

以及，所述第三上拉控制模塊2021包括：第二十晶體管m21以及第二十一晶體管m20；

所述第二十晶體管m21的柵極連接至所述第二上拉節(jié)點p2，所述第二十晶體管m21的第一端連接至所述第二下拉節(jié)點q2，所述第二十晶體管m21的第二端連接至所述第三電壓端vgl；所述第二十一晶體管m20的柵極連接至所述第二上拉節(jié)點p2，所述第二十一晶體管m20的第一端連接至所述第二下拉生成模塊402，所述第二十一晶體管m20的第二端連接至所述第三電壓端vgl。

在上述實施例的基礎上，如圖2所示，所述第二上拉控制模塊2012包括：第七晶體管m10以及第八晶體管m9；

所述第七晶體管m10的柵極連接至所述第二上拉節(jié)點p2，所述第七晶體管m10的第一端連接至所述第一下拉節(jié)點q1，所述第七晶體管m10的第二端連接至所述第三電壓端vgl；所述第八晶體管m9的柵極連接至所述第二上拉節(jié)點p2，所述第八晶體管m9的第一端連接至所述第三電壓端vgl，所述第八晶體管m9的第二端連接至所述第一下拉生成模塊401；

以及，所述第四上拉控制模塊2022包括：第二十二晶體管m24以及第二十三晶體管m19；

所述第二十二晶體管m24的柵極連接至所述第一上拉節(jié)點p1，所述第二十二晶體管m24的第一端連接至所述第二下拉節(jié)點q2，所述第二十二晶體管m24的第二端連接至所述第三電壓端vgl；所述第二十三晶體管m19的柵極連接至所述第一上拉節(jié)點p1，所述第二十三晶體管m19的第一端連接至所述第三電壓端vgl，所述第二十三晶體管m19的第二端連接至所述第二下拉生成模塊402。

可選的，所述第一下拉生成模塊401包括：第九晶體管m2以及第十晶體管m3；

所述第九晶體管m2的柵極與所述第六晶體管m6的第一端、所述第八晶體管m9的第二端以及所述第十晶體管m3的第一端相連，所述第九晶體管m2的第一端連接至所述第一下拉節(jié)點q1，所述第九晶體管m2的第二端與所述第十晶體管m3的第二端、所述第十晶體管m3的柵極以及所述第一信號端v1相連；

以及，所述第二下拉生成模塊402包括：第二十四晶體管m17以及第二十五晶體管m15；

所述第二十四晶體管m17的柵極與所述第二十一晶體管m20的第一端、所述第二十三晶體管m19的第二端以及所述第二十五晶體管m15的第一端相連，所述第二十四晶體管m17的第一端連接至所述第二下拉節(jié)點q2，所述第二十四晶體管m17的第二端與所述第二十五晶體管m15的第二端、所述第二十五晶體管m15的柵極以及所述第二信號端v2相連。

可選的，所述第一下拉控制模塊3011包括：第十一晶體管m5以及第十二晶體管m8；

所述第十一晶體管m5的柵極連接至所述第一下拉節(jié)點q1，所述第十一晶體管m5的第一端連接至所述第一上拉節(jié)點p1，所述第十一晶體管m5的第二端連接至所述第三電壓端vgl；所述第十二晶體管m8的柵極連接至所述第一下拉節(jié)點q1，所述第十二晶體管m8的第一端連接至所述第一輸出端gout1，所述第十二晶體管m8的第二端連接至所述第三電壓端vgl；

以及，所述第三下拉控制模塊3021包括：第二十六晶體管m22以及第二十七晶體管m23；

所述第二十六晶體管m22的柵極連接至所述第二下拉節(jié)點q2，所述第二十六晶體管m22的第一端連接至所述第二上拉節(jié)點p2，所述第二十六晶體管m22的第二端連接至所述第三電壓端vgl；所述第二十七晶體管m23的柵極連接至所述第二下拉節(jié)點q2，所述第二十七晶體管m23的第一端連接至所述第二輸出端gout2，所述第二十七晶體管m23的第二端連接至所述第三電壓端vgl。

可選的，所述第二下拉控制模塊3012包括：第十三晶體管m12以及第十四晶體管m11；

所述第十三晶體管m12的柵極連接至所述第二下拉節(jié)點q2，所述第十三晶體管m12的第一端連接至所述第一上拉節(jié)點p1，所述第十三晶體管m12的第二端連接至所述第三電壓端vgl；所述第十四晶體管m11的柵極連接至所述第二下拉節(jié)點q2，所述第十四晶體管m11的第一端連接至所述第一輸出端gout1，所述第十四晶體管m11的第二端連接至所述第三電壓端vgl；

以及，所述第四下拉控制模塊3022包括：第二十八晶體管m27以及第二十九晶體管m26；

所述第二十八晶體管m27的柵極連接至所述第一下拉節(jié)點q1，所述第二十八晶體管m27的第一端連接至所述第二上拉節(jié)點p2，所述第二十八晶體管m27的第二端連接至所述第三電壓端vgl；所述第二十九晶體管m26的柵極連接至所述第一下拉節(jié)點q1，所述第二十九晶體管m26的第一端連接至所述第二輸出端gout2，所述第二十九晶體管m26的第二端連接至所述第三電壓端vgl。

可選的，所述第一輸出模塊501包括：第十五晶體管m7以及第一電容c1；

所述第十五晶體管m7的柵極和所述第一電容c1的第一端均連接至所述第一上拉節(jié)點p1，所述第十五晶體管m7的第一端與所述第一時鐘信號ck1相連，所述第十五晶體管m7的第二端與所述第一電容c1的第二端均連接至所述第一輸出端gout1；

以及，所述第二輸出模塊502包括：第三十晶體管m25以及第二電容c2；

所述第三十晶體管m25的柵極和所述第二電容c2的第一端均連接至所述第二上拉節(jié)點p2，所述第三十晶體管m25的第一端與所述第二時鐘信號ck2相連，所述第三十晶體管m25的第二端與所述第二電容c2的第二端均連接至所述第二輸出端gout2。

可選的，所述第一下拉模塊601包括：第三十一晶體管m30、第三十二晶體管m32、第三十三晶體管m34以及第三十四晶體管m33；

所述第三十一晶體管m30的柵極連接至所述第一控制端set1，所述第三十一晶體管m30的第一端連接至所述第三下拉節(jié)點m1，所述第三十一晶體管m30的第二端連接至所述第一電壓端fw；

所述第三十二晶體管m32的柵極連接至所述第三下拉節(jié)點m1，所述第三十二晶體管m32的第一端連接至所述第一下拉節(jié)點q1，所述第三十二晶體管m32的第第二端連接至所述第三電壓端vgl；

所述第三十三晶體管m34的柵極連接至所述第一輸出端gout1，所述第三十三晶體管m34的第一端連接至所述第三下拉節(jié)點m1，所述第三十三晶體管m34的第二端連接至所述第三電壓端vgl；

所述第三十四晶體管m33的柵極連接至所述第一下拉節(jié)點q1，所述第三十四晶體管m33的第一端連接至所述第三電壓端vgl，所述第三十四晶體管m33的第二端連接至所述第三下拉節(jié)點m1；

以及，所述第二下拉模塊602包括：第三十五晶體管m31、第三十六晶體管m36、第三十七晶體管m37以及第三十八晶體管m35；

所述第三十五晶體管m31的柵極連接至所述第四控制端rst2，所述第三十五晶體管m31的第一端連接至所述第二電壓端bw，所述第三十五晶體管m31的第二端連接至所述第四下拉節(jié)點m2；

所述第三十六晶體管m36的柵極連接至所述第四下拉節(jié)點m2，所述第三十六晶體管m36的第一端連接至所述第二下拉節(jié)點q2，所述第三十六晶體管m36的第第二端連接至所述第三電壓端vgl；

所述第三十七晶體管m37的柵極連接至所述第二輸出端gout2，所述第三十七晶體管m37的第一端連接至所述第四下拉節(jié)點m2，所述第三十七晶體管m37的第二端連接至所述第三電壓端vgl；

所述第三十八晶體管m35的柵極連接至所述第二下拉節(jié)點q2，所述第三十八晶體管m35的第一端連接至所述第三電壓端vgl，所述第三十八晶體管m35的第二端連接至所述第四下拉節(jié)點m1。

在本申請上述任意一實施例中，本申請?zhí)峁┑乃龅谝恍盘柖藇1和所述第二信號端v2輸出的信號的電平可以相同。此外，為了降低功耗，本申請?zhí)峁┑乃龅谝恍盘柖藇1和所述第二信號端v2輸出的信號的電平可以相反，且所述第一信號端v1和所述第二信號端v2輸出的信號為幀反轉(zhuǎn)信號；即，在所述柵極驅(qū)動電路掃描完畢一幀畫面后，第一信號端v1和所述第二信號端v2輸出的信號各自反相，以及，本申請?zhí)峁┑拿總€晶體管均優(yōu)選為薄膜晶體管。

本實施例還提出了一種具體的信號關系，其中，可以限定所述第一信號端v1的輸出信號的頻率以及所述第二信號端v2的輸出信號的頻率均小于所述第一時鐘信號ck1以及所述第二時鐘信號ck2的方波信號的頻率，發(fā)明人考慮到第一信號端v1和第二信號端v2的信號是為了輸出高電平或者低電平的作用，與其輸入頻率并無關系，因此，將第一信號端v1以及第二信號端v2的頻率設置較低，能夠降低信號發(fā)生器件的功耗。

除此，所述第一信號端v1和所述第二信號端v2輸出的信號互反，且優(yōu)選的將二者的占空比設置成50％。上文介紹過，第一信號端v1的輸出信號和第二信號端v2的輸出信號的電位相反，但并沒有限定二者的輸出關系，如可以為：第一電壓信號端v1的輸出信號為高電平的時間為t1，第一電壓信號端v1的輸出信號為低電平的時間為t2，假設t1大于t2，那么第一電壓信號端v1的輸出信號的占空比大于50％。相應的，第二電壓信號端v2的輸出信號的占空比小于50％。

而當?shù)谝浑妷盒盘柖藇1的輸出信號的占空比為80％時，第二電壓信號端v2的輸出信號的占空比為20％。此時會導致產(chǎn)生電壓信號v1的器件的使用率大于產(chǎn)生電壓信號v2的器件的使用率，以及，由第一電壓信號端v1的輸出信號控制的晶體管的開啟頻率高于由第二電壓信號端v2的輸出信號控制的晶體管的開啟頻率。眾所周知，器件使用率高，其故障率以及損毀率也隨之變高，因為為了能均衡器件的使用壽命，本方案將第一電壓信號端v1的輸出信號以及第二電壓信號端v2的輸出信號的占用比均設置成50％，那么產(chǎn)生第一信號v1以及產(chǎn)生第二信號v2的器件的使用率相同，且由第一電壓信號端v1的輸出信號控制的晶體管的開啟頻率與由第二電壓信號端v2的輸出信號控制的晶體管的開啟頻率也相同，進而保護了器件。

下面結(jié)合驅(qū)動方法對本申請實施例提供的掃描單元的各個組成模塊和組成每個模塊的各個晶體管的導通和截止情況進行進一步描述。需要說明的是，下面以第一晶體管m0至第三十八晶體管m35均為n型晶體管為例進行說明。

結(jié)合圖2和圖3，對本申請實施例提供的驅(qū)動方法進行詳細的描述。其中，本申請實施例提供的驅(qū)動方法，應用于上述的掃描單元，所述驅(qū)動方法包括：第一階段t1、第二階段t2、第三階段t3以及第四階段t4。

在所述第一階段t1，所述第一輸入模塊101響應于第一控制端set1的信號，控制第一電壓端fw與所述第一上拉節(jié)點p1之間和控制第三電壓端vgl與所述第一輸出端gout1之間的接通狀態(tài)。第一上拉控制模塊2011響應于所述第一上拉節(jié)點p1的信號，控制所述第一下拉節(jié)點q1與所述第三電壓端vgl之間和控制所述第三電壓端vgl與所述第一下拉生成模塊401之間的接通狀態(tài)；所述第一下拉生成模塊401響應于第一信號端v1的信號，控制所述第一信號端v1與所述第一下拉節(jié)點q1之間的接通狀態(tài)；所述第一下拉控制模塊3011響應于所述第一下拉節(jié)點q1的信號，控制所述第一上拉節(jié)點p1與所述第三電壓端vgl之間和控制所述第三電壓端vgl與所述第一輸出端gout1之間的接通狀態(tài)；所述第一輸出模塊501響應于所述第一上拉節(jié)點p1的信號，控制第一時鐘信號ck1與所述第一輸出端gout1之間的接通狀態(tài)；所述第一下拉模塊601響應于所述第一控制端set1的信號，控制所述第一電壓端fw與所述第三下拉節(jié)點m1之間的接通狀態(tài)；所述第一下拉模塊601響應于所述第三下拉節(jié)點m1的信號，控制所述第三電壓端vgl與所述第一下拉節(jié)點q1之間的接通狀態(tài)；所述第一下拉模塊601響應于所述第一輸出端gout1的信號，控制所述第三電壓端vgl與所述第三下拉節(jié)點m1之間的接通狀態(tài)；所述第一下拉模塊601響應于所述第一下拉節(jié)點q1的信號，控制所述第三電壓端vgl與所述第三下拉節(jié)點m1之間的接通狀態(tài)。

具體結(jié)合圖2和圖3所示，在第一階段t1，第一控制端set1輸出高電平信號，進而控制第一晶體管m0、第三晶體管m14以及第三十一晶體管m30導通，使得第一上拉節(jié)點p1的信號為第一電壓端fw輸出的高電平信號、且第一輸出端gout1的信號為第三電壓端vgl輸出的低電平信號，以及使得第三下拉節(jié)點m1的信號為第一電壓端fw輸出的高電平信號。第一上拉節(jié)點p1控制第五晶體管m4、第六晶體管m6以及第十五晶體管m7導通，使得第一下拉節(jié)點q1的信號為第三電壓端vgl輸出的低電平信號，第一輸出端gout1的信號為第一時鐘信號ck1，由于m30導通，第一電壓端fw控制第三十二晶體管m32導通，使得第一下拉節(jié)點q1的信號為第三電壓端vgl輸出的低電平信號?？梢姡谝幌吕?jié)點q1分別在第五晶體管m4導通以及第三十二晶體管m32導通，被下拉了兩次。

在所述第二階段t2，所述第二輸入模塊102響應于第三控制端set2的信號，控制所述第一電壓端fw與所述第二上拉節(jié)點p2之間和控制所述第三電壓端vgl與所述第二輸出端gout2之間的接通狀態(tài)；所述第二上拉控制模塊2012響應于所述述第二上拉節(jié)點p2的信號，控制所述第一下拉節(jié)點q1與所述第三電壓端vgl之間和控制所述第三電壓端vgl與所述第一下拉生成模塊401之間的接通狀態(tài)；所述第四上拉控制模塊2022響應于所述述第一上拉節(jié)點p1的信號，控制所述第二下拉節(jié)點q2與所述第三電壓端vgl之間和控制所述第三電壓端vgl與所述第二下拉生成模塊402之間的接通狀態(tài)，所述第二下拉控制模塊3012響應于所述第二下拉節(jié)點q2的信號，控制所述第一上拉節(jié)點p1與所述第三電壓端vgl之間和控制所述第三電壓端vgl與所述第一輸出端gout1之間的接通狀態(tài)；所述第四下拉控制模塊3022響應于所述第一下拉節(jié)點q1的信號，控制所述第二上拉節(jié)點p2與所述第三電壓端vgl之間和控制所述第三電壓端vgl與所述第二輸出端gout2之間的接通狀態(tài)，所述第二輸出模塊502響應于所述第二上拉節(jié)點p2的信號，控制第二時鐘信號ck2與所述第二輸出端gout2之間的接通狀態(tài)，所述第二下拉模塊602響應于所述第四下拉節(jié)點m2的信號，控制所述第三電壓端vgl與所述第二下拉節(jié)點q2之間的接通狀態(tài)；所述第二下拉模塊602響應于所述第二輸出端gout2的信號，控制所述第三電壓端vgl與所述第四下拉節(jié)點m2之間的接通狀態(tài)；所述第二下拉模塊602響應于所述第二下拉節(jié)點q2的信號，控制所述第三電壓端vgl與所述第四下拉節(jié)點m2之間的接通狀態(tài)。

具體結(jié)合圖2和圖3所示，在第二階段t2，此時第三控制端set2輸出高電平信號，進而控制晶體管m18以及晶體管m29導通，使得第二上拉節(jié)點p2的信號為第一電壓端fw輸出的高電平信號，且第二輸出端gout2的信號為第三電壓端vgl輸出的低電平信號。第二上拉節(jié)點p2控制晶體管m9、晶體管m10、晶體管m20以及晶體管m25導通，使得第一下拉節(jié)點q1的信號為第三電壓端vgl輸出的低電平信號，第二輸出端gout2的信號為第二時鐘信號ck2。

在所述第三階段t3，所述第一輸入模塊101響應于第二控制端rst1的信號，控制第二電壓端bw與所述第一上拉節(jié)點p1之間和控制所述第三電壓端vgl與所述第一輸出端gout1之間的接通狀態(tài)。第一上拉控制模塊2011響應于所述第一上拉節(jié)點p1的信號，控制所述第一下拉節(jié)點q1與所述第三電壓端vgl之間和控制所述第三電壓端vgl與所述第一下拉生成模塊401之間的接通狀態(tài)；所述第一下拉控制模塊3011響應于所述第一下拉節(jié)點q1的信號，控制所述第一上拉節(jié)點p1與所述第三電壓端vgl之間和控制所述第三電壓端vgl與所述第一輸出端gout1之間的接通狀態(tài)；所述第一輸出模塊501響應于所述第一上拉節(jié)點p1的信號，控制第一時鐘信號ck1與所述第一輸出端gout1之間的接通狀態(tài)；所述第一下拉模塊601響應于所述第三下拉節(jié)點m1的信號，控制所述第三電壓端vgl與所述第一下拉節(jié)點q1之間的接通狀態(tài)；所述第一下拉模塊601響應于所述第一輸出端gout1的信號，控制所述第三電壓端vgl與所述第三下拉節(jié)點m1之間的接通狀態(tài)；所述第一下拉模塊601響應于所述第一下拉節(jié)點q1的信號，控制所述第三電壓端vgl與所述第三下拉節(jié)點m1之間的接通狀態(tài)。

具體結(jié)合圖2和圖3所示，在第三階段t3，此時，第二控制端rst1輸出高電平信號，進而控制晶體管m1以及晶體管m13導通，使得第一上拉節(jié)點p1的信號為第二電壓端bw輸出的高電平信號，且第一輸出端gout1的信號為第三電壓端vgl輸出的低電平信號。第一上拉節(jié)點p1控制晶體管m4、晶體管m6以及晶體管m7導通，使得第一下拉節(jié)點q1的信號為第三電壓端vgl輸出的低電平信號，第一輸出端gout1的信號為第一時鐘信號ck1。

在所述第四階段t4，所述第二輸入模塊102響應于第四控制端rst2的信號，控制所述第二電壓端bw與所述第二上拉節(jié)點p2之間和控制所述第三電壓端vgl與所述第二輸出端gout2之間的接通狀態(tài)，所述第二上拉控制模塊2012響應于所述述第二上拉節(jié)點p2的信號，控制所述第一下拉節(jié)點q1與所述第三電壓端vgl之間和控制所述第三電壓端vgl與所述第一下拉生成模塊401之間的接通狀態(tài)；所述第二下拉生成模塊402響應于第二信號端v2的信號，控制所述第二控制信號端v2與所述第二下拉節(jié)點q2之間的接通狀態(tài)。所述第二下拉控制模塊3012響應于所述第二下拉節(jié)點q2的信號，控制所述第一上拉節(jié)點p1與所述第三電壓端vgl之間和控制所述第三電壓端vgl與所述第一輸出端gout1之間的接通狀態(tài)；所述第二輸出模塊502響應于所述第二上拉節(jié)點p2的信號，控制第二時鐘信號ck2與所述第二輸出端gout2之間的接通狀態(tài)，所述第二下拉模塊602響應于所述第四控制端rst2的信號，控制所述第二電壓端bw與所述第四下拉節(jié)點m2之間的接通狀態(tài)；所述第二下拉模塊602響應于所述第四下拉節(jié)點m2的信號，控制所述第三電壓端vgl與所述第二下拉節(jié)點q2之間的接通狀態(tài)；所述第二下拉模塊602響應于所述第二輸出端gout2的信號，控制所述第三電壓端vgl與所述第四下拉節(jié)點m2之間的接通狀態(tài)；所述第二下拉模塊602響應于所述第二下拉節(jié)點q2的信號，控制所述第三電壓端vgl與所述第四下拉節(jié)點m2之間的接通狀態(tài)。

具體結(jié)合圖2和圖3所示，在第四階段t4，第四控制端rst2輸出高電平信號，進而控制晶體管m31、晶體管m16以及晶體管m28導通，使得第二上拉節(jié)點p2的信號為第二電壓端bw輸出的高電平信號，且第二輸出端gout2的信號為第三電壓端vgl輸出的低電平信號，以及使得第四下拉節(jié)點m2的信號為第二電壓端bw輸出的高電平信號。第二上拉節(jié)點p2控制晶體管m20、晶體管m21、晶體管m25、晶體管m10以及晶體管m9導通，使得第二下拉節(jié)點q2的信號為第三電壓端vgl輸出的低電平信號，第二輸出端gout2的信號為第二時鐘信號ck2，由于m31導通，第二電壓端bw控制晶體管m36導通，使得第二下拉節(jié)點q2的信號為第三電壓端vgl輸出的低電平信號。可見，第二下拉節(jié)點q2分別在晶體管m21導通以及晶體管m36導通時，被下拉了兩次。

綜上，本實施例提供的掃描單元，對第一下拉節(jié)點q1以及第二下拉節(jié)點q2均下拉兩次，減少了由于掃描單元中開關管開啟關斷不及時導致的節(jié)點下拉不完全的現(xiàn)象，進而，保證了掃描單元中的第一級子單元以及第二級子單元同時輸出信號，解決柵極驅(qū)動電路的輸出信號延時導致的顯示裝置畫面不均勻的問題。

此外，本申請實施例還提供了一種柵極驅(qū)動電路，所述柵極驅(qū)動電路包括的n級掃描單元為第一級掃描單元至第n級掃描單元，其中，每一級掃描單元均為權(quán)利要求1-12任意一項所述的掃描單元，n為大于等于2的整數(shù)。

其中，參考圖4所示，為本申請實施例提供的一種柵極驅(qū)動電路的結(jié)構(gòu)示意圖，其中，定義相鄰兩級所述掃描單元為第i級掃描單元1i和第i+1級掃描單元1(i+1)，i為不大于n的正整數(shù)；

所述第i級掃描單元1i的第一級聯(lián)輸出端gout3與所述第i+1級掃描單元1(i+1)的第一控制端set1相連，所述第i+1級掃描單元1(i+1)的第一級聯(lián)輸出端gout5與所述第i級掃描單元1i的第二控制端rst1相連；

所述第i級掃描單元1i的第二級聯(lián)輸出端gout4與所述第i+1級掃描單元1(i+1)的第三控制端set2相連，所述第i+1級掃描單元1(i+1)的第二級聯(lián)輸出端gout6與所述第i級掃描單元1i的第四控制端rst2相連；

以及，奇數(shù)級掃描單元的第一時鐘信號端ck1為同一信號端、且第二時鐘信號端ck2為同一信號端，偶數(shù)級掃描單元的第一時鐘信號端ck1為同一信號端、且第二時鐘信號端ck2為同一信號端。

需要說明的是，在本申請實施例提供的柵極驅(qū)動電路中，在正向掃描時，第一級掃描單元的第一控制端set1和第三控制端set2均通過外接信號線提供初始的控制信號；以及，在反向掃描時，第n級掃描單元的第二控制端rst1和第四控制端rst2均通過外接的信號線提供初始的控制信號。此外，由于在掃描過程中需要級聯(lián)的n級掃描單元的所有輸出端逐級輸出掃描信號，因此，在正向掃描時，第一級掃描單元對應的第一時鐘信號端輸出掃描信號后其第二時鐘信號端輸出掃描信號；同樣的，第二級掃描單元對應的第一時鐘信號端輸出掃描信號后其第二時鐘信號端輸出掃描信號，并且，第一級掃描單元的第二時鐘信號端輸出掃描信號后，第二級掃描單元的第一時鐘信號端輸出掃描信號。以及，在反向掃描時，第n級掃描單元對應的第二時鐘信號端輸出掃描信號后其第一時鐘端輸出掃描信號；同樣的，第n-1掃描單元對應的第二時鐘信號端輸出掃描信號后其第一時鐘信號端輸出掃描信號，并且，第n級掃描單元的第一時鐘信號端輸出掃描信號后，第n-1級掃描單元的第二時鐘信號端輸出掃描信號。

此外，在實際應用中，本申請?zhí)峁┑乃龅谝粫r鐘信號端和第二時鐘信號端輸出的信號相位差為180度，其中，第一時鐘信號端和第二時鐘信號端輸出的信號的頻率相同，且在正向掃描時，第二時鐘信號端相較于第一時鐘信號端延遲預設時間輸出；以及，在反向掃描時，第一時鐘信號端相較于第二時鐘信號端延遲預設時間輸出。對于級聯(lián)的多級掃描單元，在正向掃描時，后一級掃描單元的第一時鐘信號端相較于前一級掃描單元的第二時鐘信號端延遲預設時間輸出；以及，在反向掃描時，后一級掃描單元的第二時鐘信號端相較于前一級掃描單元的第一時鐘信號端延遲預設之間輸出。其中，本申請對于預設時間不做具體限制。

綜上所述，本發(fā)明提供了一種掃描單元以及柵極驅(qū)動電路，通過增加第一下拉模塊以及第三下拉節(jié)點m1，使得在第一上拉模塊在響應于第一上拉節(jié)點p1的信號，對第一下拉節(jié)點q1進行下拉時，第一下拉模塊也對第一下拉節(jié)點q1進行下拉操作。同理，對第二下拉節(jié)點q2也進行雙重下拉操作，減少了第一下拉節(jié)點q1和第二下拉節(jié)點q2在原有被下拉的過程中存在的下拉延時。進而，保證了第一上拉節(jié)點p1以及第二上拉節(jié)點p2同時被上拉，又由于第一上拉節(jié)點p1控制第一級子單元的第一輸出端，第二上拉節(jié)點p2控制第二級子單元的第二輸出端，因此，本掃描單元同時輸出第一輸出信號以及第二輸出信號，解決柵極驅(qū)動電路的輸出信號延時導致的顯示裝置畫面不均勻的問題。

本說明書中各個實施例采用遞進的方式描述，每個實施例重點說明的都是與其他實施例的不同之處，各個實施例之間相同相似部分互相參見即可。對所公開的實施例的上述說明，使本領域?qū)I(yè)技術(shù)人員能夠?qū)崿F(xiàn)或使用本發(fā)明。對這些實施例的多種修改對本領域的專業(yè)技術(shù)人員來說將是顯而易見的，本文中所定義的一般原理可以在不脫離本發(fā)明的精神或范圍的情況下，在其它實施例中實現(xiàn)。因此，本發(fā)明將不會被限制于本文所示的這些實施例，而是要符合與本文所公開的原理和新穎特點相一致的最寬的范圍。