本說明書一般涉及用于半橋或全橋輸出驅(qū)動級的柵極驅(qū)動器電路。

背景技術(shù)：

最近在集成高電壓驅(qū)動器的市場上，對于高頻信號的需求越來越大。為了達(dá)到高性能，需要解決低電壓輸入和高電壓輸出之間的芯片中的高轉(zhuǎn)換速率和低延遲問題。

在DC-DC轉(zhuǎn)換器應(yīng)用中，高轉(zhuǎn)換速率沿有助于獲得較高的效率，這是由于它們降低了換相損耗，因此降低了功耗，提高了使用這些電路的系統(tǒng)的性能。此外，較高的頻率允許選擇較小的電感，這就意味著較高的效率和較低的系統(tǒng)成本。

在包絡(luò)跟蹤應(yīng)用中，高頻信號允許具有合適的供電電壓包絡(luò)。在這些系統(tǒng)中，供電電壓必須被持續(xù)地適配于負(fù)載要求，以便允許具有系統(tǒng)最大效率。這種情形特別適合用于數(shù)字通信基站(移動電話和數(shù)字電視是主要實例)。此外，只要必須解決對于輸出水平的快速反應(yīng)，就必須獲得功率級上的從數(shù)字低電壓輸入信號到模擬高電壓輸出信號的低延遲。

在電子醫(yī)療應(yīng)用中，尤其是在回音圖像儀(ecographic machines) 中，需要高電壓半橋以驅(qū)動壓電元件，從而得到超聲波。高電流峰值是需要的。

所有這些特征通常必須通過專用的設(shè)計方案來實現(xiàn)。

在圖1中，為了更好地理解利用高轉(zhuǎn)換速率信號進(jìn)行操作的半橋驅(qū)動器輸出級或全橋驅(qū)動器輸出級的問題，示出了包含高側(cè)(即，連接到供電電壓的側(cè))支路和低側(cè)(即，連接到較低參考電壓的側(cè))支路(特別是接地支路)的半橋驅(qū)動器11。半橋11包括高側(cè)輸出晶體管和低側(cè)輸出晶體管，高側(cè)輸出晶體管特別是高電壓pMOS或 pMOSFET Mp，低側(cè)輸出晶體管特別是nMOS或nMOSFET Mn，它們通過各自的柵極驅(qū)動器10p和10n而被控制，柵極驅(qū)動器10p和10n 驅(qū)動施加到這些晶體管各自柵極的選通信號Gp和Gn。每個柵極驅(qū)動器10p和10n接收對應(yīng)低水平信號p_LV或n_LV作為輸入，然而其被稱為高電壓接地，即，它是偏移的低水平信號，在圖1中僅示出波形 LSC，其簡要示出了引起高側(cè)柵極驅(qū)動器10p上輸入低信號p_LV邏輯狀態(tài)變化的瞬狀態(tài)振蕩。每個柵極驅(qū)動器10p和10n連接到各自的用于高側(cè)的高電壓電源VPP或用于低側(cè)的VNN，并且還接收稱為各自的高壓供電電壓VPP_RIF＝VPP-VDD電壓或VNN_RIF＝VNN-VDD 電壓的參考接地電壓，VDD作為數(shù)字供電電壓，特別是低水平的供電電壓。

附圖標(biāo)記12表示鍵合引線的寄生電感，該鍵合引線在半橋11和高側(cè)高電壓電源VPP之間連接芯片與封裝焊盤13，并且還示出了與封裝焊盤13相關(guān)的電壓發(fā)生器14。附圖標(biāo)記15表示高側(cè)功率 MOSFET Mp的寄生電容，同時用附圖標(biāo)記16表示電容器，所述電容器代表電源線和信號線之間、芯片中的固定電壓和信號線之間、以及芯片中的固定電壓和被稱為接地電壓VPP_RIF之間存在的電容。如已經(jīng)提到的，為簡單起見，在圖1中僅僅示出對應(yīng)于高側(cè)的寄生元件，盡管在低側(cè)存在雙寄生元件。

然后，使用OLV指示相對于供電電壓VPP和參考接地電壓 VPP_RIF的低壓元件上的過電壓，OV表示高側(cè)MOSFET晶體管Mp 的柵極導(dǎo)通信號的過電壓，UV對應(yīng)于欠電壓，而OHV表示在半橋 11輸出高壓元件上的總過電壓。I表示在高側(cè)MOSFET Mp中流動的電流的尖峰，該尖峰導(dǎo)致VPP振蕩。

寄生元件15和16決定在高轉(zhuǎn)換速率信號存在情況下的若干效果。

首先，半橋驅(qū)動器輸出上的高側(cè)坡(high slopes)導(dǎo)致電流尖峰I 形貌有巨大的尖端。此電流尖峰流過呈現(xiàn)寄生電感15的任何金屬路徑，如鍵合引線12和包絡(luò)中的其他鍵合引線，導(dǎo)致供電電壓上的高振蕩，這可能：

-損壞相關(guān)功率級MOSFET Mp或Mn，功率級MOSFET Mp或 Mn在MOSFET處于導(dǎo)通(ON)狀態(tài)時，具有超柵極源極電壓Vgs，功率級MOSFET Mp或Mn在MOSFET處于截止(OFF)狀態(tài)時，具有超漏極源極電壓Vds，

-損壞低壓邏輯，

-導(dǎo)致功率器件的偽(spurious)導(dǎo)通或偽截止，這是因為邏輯狀態(tài)的變化，例如在柵極驅(qū)動器11P處信號LV中所示的情形。這可能會由于交叉?zhèn)鲗?dǎo)(高側(cè)和低側(cè)同時導(dǎo)通)導(dǎo)致功率級的損壞，并可能導(dǎo)致半橋?qū)⑻幱诟咦杩範(fàn)顟B(tài)。

已采取了若干方法來避免上述不利影響。

例如，為了獲得低延遲，已知的是使用電容柵極驅(qū)動器。然而這個解決方案本身決定了對于高電壓電源振蕩的敏感度。為了避免這后一問題，已知通過例如用凸點鍵合代替鍵合引線，以減少從電路到濾波電容的路徑中的寄生電感，雖然結(jié)果通常還有欠缺。

同樣，使用包絡(luò)中的電容或者在距離硅非常小的距離濾波電源電壓通常被證明是不夠的。包絡(luò)中另外的無源元件意味著成本的增加。

還知曉的是，將供電路徑分割成濾波無源元件和發(fā)生器。然而，在凸點數(shù)目和外部無源元件數(shù)量增加的同時，獲得了低面積效率(凸點有限的硅面積和生產(chǎn)成本)。

當(dāng)然，可以嘗試使用較低的工作頻率和轉(zhuǎn)換速率、緩慢導(dǎo)通和截止，但這決定了有限的功能，即，芯片中的高傳播延遲。

對于偽導(dǎo)通和偽截止的問題，已知的是使用電阻水平移位器，然而這并不總是有效，導(dǎo)致高功率消耗和緩慢換向。當(dāng)幾個半橋共用同一電源時，屏蔽電路反而是不適用的。

技術(shù)實現(xiàn)要素：

本公開內(nèi)容的各種實施例可以應(yīng)用于例如跟蹤4G，5G的包絡(luò)、偏移基站、數(shù)字站、數(shù)字電視、DC-DC變換器、超聲脈沖發(fā)生器。

一個或多個實施例提供了用于半橋或全橋輸出驅(qū)動級的柵極驅(qū)動器電路，以高轉(zhuǎn)換速率操作，它解決了現(xiàn)有技術(shù)的缺陷。

權(quán)利要求書構(gòu)成了在此提供的針對各種實施例的技術(shù)教導(dǎo)的主要部分。

根據(jù)這里所描述的解決方案，電路包括高側(cè)和低側(cè)支路，每個高側(cè)支路和低側(cè)支路包括具有信號輸出的置位-復(fù)位鎖存器，信號輸出作為選通信號饋入半橋或全橋驅(qū)動級的對應(yīng)晶體管，并且包括差分電容水平移位器電路，接收處于低電壓水平的輸入信號，并輸出高電壓信號以驅(qū)動置位-復(fù)位鎖存器的置位輸入和復(fù)位輸入

在變型實施例，該電路包括：該差分電容水平移位器電路包括電容水平移位器電路部分，該電容水平移位器電路部分接收處于低電壓水平的該輸入信號，將處于低電壓水平的該輸入信號移位到高電壓水平，并將其提供給差分電路，該差分電路的輸出分別饋入該置位-復(fù)位鎖存器的置位輸入和復(fù)位輸入。

在變型實施例中，電路包括置位-復(fù)位鎖存器，該置位-復(fù)位鎖存器通過包括多個限定抽頭的反相緩沖器的驅(qū)動鏈，將其輸出饋入到晶體管，該差分電路包括兩個反饋電路模塊，這兩個反饋電路模塊被配置成，當(dāng)被使能時，將附加電流饋入到該差分電路的兩個輸出，該電路模塊通過從該延遲線的抽頭獲得的各自反饋信號被使能，特別是對應(yīng)于提供該置位-復(fù)位鎖存器的反相輸出的抽頭的第一反饋信號和在后面抽頭獲得的第二反饋信號。

在變型實施例，該電路包括接收作為輸入的PWM信號并輸出該低水平信號的低水平信號發(fā)生器，該低水平信號發(fā)生器配置成以產(chǎn)生將所述輸入PWM信號延遲給定時間延遲的延遲輸入信號，獲得低側(cè)信號以驅(qū)動低側(cè)晶體管對該延遲輸入信號和輸入PWM信號執(zhí)行邏輯或布爾運(yùn)算，得到高側(cè)信號以驅(qū)動該高側(cè)晶體管，并且對該延遲輸入信號和輸入PWM信號執(zhí)行邏輯與布爾運(yùn)算。

在變型實施例中，電路包括發(fā)生器，該發(fā)生器被進(jìn)一步配置成從該低側(cè)信號得到低側(cè)低水平導(dǎo)通信號和低側(cè)低水平截止信號以及高側(cè)低水平導(dǎo)通信號和高側(cè)低水平截止信號，該低側(cè)低水平導(dǎo)通信號具有對應(yīng)從該低側(cè)信號的下降沿開始的給定長度的導(dǎo)通觸發(fā)脈沖，該低側(cè)低水平截止信號具有從該低側(cè)信號的上升沿開始的給定長度的截止觸發(fā)脈沖，該高側(cè)低水平導(dǎo)通信號和高側(cè)低水平截止信號具有從該高側(cè)信號的對應(yīng)上升沿和下降沿開始的觸發(fā)脈沖。

在變型實施例，該電路包括附加同步回路，該附加同步回路產(chǎn)生相對于該P(yáng)WM信號的同步并延遲的同步PWM延遲信號，該附加同步回路具有來自高側(cè)和低側(cè)延遲線的抽頭的低側(cè)延遲信號和高側(cè)延遲信號作為輸入，該附加同步回路配置成從該輸入信號得到第二置位-復(fù)位鎖存器的置位信號和復(fù)位信號，該第二置位-復(fù)位鎖存器輸出該同步PWM延遲信號。

在各種實施方案中，本文所述的技術(shù)方案還涉及上述實施例的的一個實施例中使用柵極驅(qū)動器電路驅(qū)動半橋或全橋輸出驅(qū)動級和執(zhí)行該柵極驅(qū)動器電路操作的方法。

附圖說明

將參考附圖結(jié)合非限制性實例進(jìn)行描述，其中：

圖1是常規(guī)半橋驅(qū)動器的電路圖；

圖2是示意性地表示如本文所述的柵極驅(qū)動器電路的一個實施例的電路圖；

圖3A和3B是表示在圖2的柵極驅(qū)動器電路中采用的信號的時序圖；

圖4是電路圖，詳細(xì)說明了圖2的柵極驅(qū)動器電路的高側(cè)差分電容水平偏移器的一個實施例；

圖5是表示圖4電路的一個實施例的電路圖；

圖6表示本文中所述的柵極驅(qū)動器電路的替代實施例；

圖7A和7B是表示根據(jù)本公開實施例的柵極驅(qū)動器電路中采用的另外信號的時序圖；

圖8A和8B是表示在圖6的實施例中采用的信號的時序圖。

具體實施方式

隨后的描述說明旨在描述實施例的深入理解的各種特定細(xì)節(jié)?？梢栽跊]有一個或多個具體細(xì)節(jié)、或者使用其它方法、組件、材料等的情況下實施這些實施例。在其他情況下，公知的結(jié)構(gòu)、材料、或操作沒有示出或詳細(xì)描述，以免模糊這些實施例的各個方面。

在本說明書的框架中參照“實施例”或“一個實施例”是指，相對于實施例描述的特定配置、結(jié)構(gòu)或特征被包括在至少一個實施例中。同樣地，本說明書的各點存在的術(shù)語諸如“在實施例中”或“在一個實施例中”不一定指同一個實施例。此外，在一個或多個實施例中可以適當(dāng)?shù)亟M合特定構(gòu)型、結(jié)構(gòu)或特性。

本文中所用的附圖標(biāo)記旨在為了方便，因此并不限定保護(hù)范圍或?qū)嵤├姆秶?/p>

在圖2中，示出半橋輸出驅(qū)動級11，它是由柵極驅(qū)動器21的結(jié)構(gòu)驅(qū)動，柵極驅(qū)動器21的結(jié)構(gòu)包括高側(cè)柵極驅(qū)動器21p和低側(cè)柵極驅(qū)動器21n。

柵極驅(qū)動器21的結(jié)構(gòu)在各自的低電壓驅(qū)動器22po和22pf處接收兩個低水平信號，高側(cè)低水平導(dǎo)通信號p_ONLV和高側(cè)低水平截止信號 p_OFFLV，該各自的低電壓驅(qū)動器22po和22pf連接到數(shù)字電壓源VDD 和對應(yīng)的接地GND。低電壓高側(cè)驅(qū)動器22po和22pf連同對應(yīng)低電壓低側(cè)電壓驅(qū)動器22no和22nf一起包含在低水平驅(qū)動級22中。

這樣的信號優(yōu)選地通過信號發(fā)生器30產(chǎn)生，信號發(fā)生器30接收輸入PWM信號PWM_in(在圖7A的時序圖中示出)，并產(chǎn)生高側(cè)低水平導(dǎo)通信號p_ONLV和高側(cè)低水平信號p_OFFLV。通常，信號發(fā)生器 30控制所有高側(cè)和低側(cè)信號。在圖7A中，示出了由信號發(fā)生器30 產(chǎn)生的其它信號的時序圖。特別是，信號發(fā)生器30產(chǎn)生延遲輸入信號PWM_in_delayed，例如通過延遲線，延遲給定時間延遲Δ的輸入PWM信號PWM_in。然后，信號發(fā)生器電路30在延遲輸入信號 PWM_in_delayed和輸入PWM信號PWM_in上執(zhí)行邏輯或(OR)，從而獲得低側(cè)信號n_LV來驅(qū)動低側(cè)MOSFET，并且在延遲輸入信號 PWM_in_delayed和輸入PWM信號PWM_in上執(zhí)行邏輯或，從而獲得高側(cè)信號n_LV以驅(qū)動高側(cè)MOSFET，高側(cè)信號n_LV具有延遲了時間延遲Δ的上升沿和預(yù)期時間延遲Δ的下降沿，以避免半橋11的兩個 MOSFET同時導(dǎo)電。在圖7A中，nOFF指示對應(yīng)于nMOS Mn要進(jìn)入截止?fàn)顟B(tài)的轉(zhuǎn)換，而nON表示導(dǎo)通狀態(tài)。以相同的方式，pOFF指示對應(yīng)于功率pMOS Mp要進(jìn)入截止?fàn)顟B(tài)的轉(zhuǎn)換，而pON表示導(dǎo)通狀態(tài)。

如圖7B所示，從低側(cè)信號n_LV發(fā)生器30可以得到低側(cè)低水平截止信號n_OFFLV和低側(cè)低水平導(dǎo)通信號n_ONLV，該低側(cè)低水平截止信號 n_OFFLV在低側(cè)信號n_LV的上升沿具有從對應(yīng)nMOS Mn截止?fàn)顟B(tài)nOFF 開始的從高狀態(tài)到低狀態(tài)的給定長度的觸發(fā)脈沖Hnf，該低側(cè)低水平導(dǎo)通信號n_ONLV具有從n_LV低側(cè)信號的下降沿(狀態(tài)nON)開始的給定長度的觸發(fā)脈沖Hno。對于高側(cè)信號p_LV同樣可以實現(xiàn)上述的情形，即，獲得高側(cè)低水平導(dǎo)通信號p_ONLV和高側(cè)低水平截止信號p_OFFLV，該高側(cè)低水平導(dǎo)通信號p_ONLV和高側(cè)低水平截止信號p_OFFLV具有從高側(cè)信號p_LV的對應(yīng)上升沿和下降沿開始的、從高邏輯狀態(tài)到低邏輯狀態(tài)的觸發(fā)脈沖Hpo和Hpf。

根據(jù)在這里描述的本技術(shù)方案的一個方面，在每個這樣低水平高側(cè)驅(qū)動器22po和22pf輸出處的低側(cè)低水平信號p_OFFLV，p_ONLV將作為置位信號和復(fù)位信號分別饋入高側(cè)置位-復(fù)位鎖存器24p的置位輸入S 和復(fù)位輸入R，而在每個這樣低水平低側(cè)驅(qū)動器22no和22nf的輸出處的高側(cè)低水平信號n_OFFLV，n_ONLV將被饋入到低側(cè)置位-復(fù)位鎖存器 24n的置位輸入S和復(fù)位輸入R。高側(cè)鎖存器24p的高側(cè)輸出Qp驅(qū)動高側(cè)pMOS晶體管Mp，低側(cè)鎖存器24n的低側(cè)輸出Qn驅(qū)動高側(cè) nMOS晶體管Mn。

然而，根據(jù)這里描述的技術(shù)方案的另一相關(guān)方面，為了避免由于供應(yīng)電壓振蕩造成的偽置位(SET)/復(fù)位(RESET)，高側(cè)差分電容水平移位器電路23p插入在高側(cè)低水平信號p_OFFLV，p_ONLV和高側(cè)置位-復(fù)位鎖存器24p之間，高側(cè)差分電容水平移位器電路23n插入在低側(cè)低水平信號n_OFFLV，n_ONLV和低側(cè)置位-復(fù)位鎖存器24n之間。

現(xiàn)在，僅將描述高側(cè)差分電容水平移位器電路23p，這是因為低側(cè)差分電容水平移位器電路23n具有相同的結(jié)構(gòu)，只需考慮到低側(cè)差分電容水平移位器電路23n在半橋的低側(cè)并且涉及的是nMOS晶體管而不是pMOS晶體管。

因此，特別地，兩個高側(cè)低水平驅(qū)動器22po和22pn的輸出連接到各自高電壓電容器C1p和C2p的一端，高電壓電容器C1p和C2p 包括在高側(cè)差分電容水平移位器電路23p中。高電壓電容器C1p和 C2p的另一端是差分電路27p的輸入。這種差分電路27p輸出高電壓導(dǎo)通信號p_ONHV和高電壓截止信號p_OFFHV，正如所提到的，高電壓導(dǎo)通信號p_ONHV和高電壓截止信號p_OFFHV分別被傳輸?shù)街梦?復(fù)位鎖存器 24p的置位和復(fù)位輸入。置位-復(fù)位鎖存器24p的輸出Qp被提供給驅(qū)動鏈25p，驅(qū)動鏈25p包括具有增加電流容量的多個反相緩沖器26p。特別是示出五個反相器26p，在每個反相器26p的每個輸出限定了抽頭，在這些抽頭處可以汲取鎖存器的輸出Qp版本，相對于鎖存器的輸出Qp來講，輸出Qp版本或者是反相的即否定的，或者是非否定的。在驅(qū)動鏈25p的端部得到施加到高側(cè)MOSFET Mp的柵極的選通信號Gp。在驅(qū)動鏈25p的第一反相器26p的輸出，獲得反相信號Q_inv，這被作為反饋信號Gp_ON反饋到差分電路27p的反饋輸入。在驅(qū)動鏈 25p的第二反相器26的輸出，汲取緩沖信號Q_buff，其被作為截止反饋信號Gp_OFF反饋到差分電路27p的另一反饋輸入。

參考圖2，必須強(qiáng)調(diào)的是，雖然在圖中未示出，從低側(cè)驅(qū)動鏈25n 將導(dǎo)通反饋信號Gn_ON反饋到低側(cè)差分電路27n的反饋輸入，將截止反饋信號Gp_OFF反饋到低側(cè)差分電路27n的另一反饋輸入，對于高側(cè)來講，以上述相同的方式產(chǎn)生這些反饋信號。

在圖3A中，示出圖2所示電路的主要信號的時序圖。這些信號是已經(jīng)參考圖7A和7B所討論的類型，即，輸入差分電路的低水平信號具有脈沖Hpo，Hpf。

如圖所示，當(dāng)在觸發(fā)脈沖Hpn持續(xù)期間，高側(cè)低水平導(dǎo)通信號 p_ONLV從高邏輯水平變?yōu)榈瓦壿嬎剑邆?cè)置位-復(fù)位鎖存器24p的輸出Qp變?yōu)楦哌壿嬎?，高選通信號Gp變?yōu)榈瓦壿嬎?。?dāng)在脈沖 Hpo持續(xù)期間，低側(cè)低水平導(dǎo)通信號p_OFFLV從高邏輯水平變?yōu)榈瓦壿嬎剑梦?復(fù)位鎖存器24p的輸出Qp變?yōu)榈退?，高?cè)選通信號 Gp變?yōu)楦哌壿嬎健?/p>

另一方面，在圖3B中，示出高側(cè)低水平截止信號P_OFFLV和高側(cè)低水平導(dǎo)通信號P_ONLV，高側(cè)低水平截止信號P_OFFLV和高側(cè)低水平導(dǎo)通信號P_ONLV可被用作柵極驅(qū)動器21的輸入，這是簡單的PWM輸入信號PWM_in及其取反信號的副本，特別是在圖7A中所示的邏輯或以及邏輯與信號。然而柵極驅(qū)動器21能夠以相同的方式在高側(cè)低水平導(dǎo)通信號P_ONLV的下降沿上切換高側(cè)置位-復(fù)位鎖存器24p的輸出 Qp，這種置位-復(fù)位鎖存器的輸出Qp將變?yōu)楦咚?，而高選通信號 Gp將變低水平。這意味著，通過柵極驅(qū)動器21在當(dāng)輸入信號變?yōu)榈退綍r，獲得半橋切換，而這對于觸發(fā)脈沖Hpo，Hno的高水平是不敏感的，如在圖3A中那樣。

在圖4中詳細(xì)描述了多個差分電路中的一個，即，高側(cè)差分電容水平移位器23p。

電路23p包括差分電路27，特別是差分放大器，其包括四個低電壓MOSFET：M1，M2，M3，M4。兩個遲滯電路模塊272o和272f 分別接收導(dǎo)通反饋信號Gp_ON和截止反饋信號Gp_OFF，它們的輸出連接到差分電路27p的輸出，即，高電壓導(dǎo)通信號p_ONHV和高電壓截止信號p_OFFHV，其中具有低電壓導(dǎo)通信號p_ONLV和低電壓截止信號p_OFFLV的差分電路的輸出作為輸入。換句話說，差分電路27p具有差分輸入，由低電壓導(dǎo)通信號p_ONLV和低電壓截止信號p_OFFLV表示。差分電路27p 使能高電壓導(dǎo)通信號p_ONHV和高電壓截止信號p_OFFHV。

在圖4中還示出了低電壓驅(qū)動器22，其被提供有低電壓電源VDD、參考數(shù)字接地GND。數(shù)字低水平輸入信號是p_ONLV和p_OFFLV。如參照圖2已經(jīng)指出的，每個驅(qū)動器的輸出是高電壓電容C1p或C2p 的端部或端子上的低水平信號lvs1，lvs2，位于由兩個電容器表示的水平移位器222P的低電壓側(cè)。高電壓電容C1p或C2p連接電路的低電壓部分，即，驅(qū)動器22，該電路具有由差分放大器27p和遲滯電路模塊272表示的高電壓部分。

差分放大器27p被提供有高電壓電源VPP和被稱為高電壓電源 VPP的接地電壓VPP_RIF(VPP_RIF＝VPP-VDD)。從水平移位器 222的高電壓電容C1p或C2p的高電壓端子得到用于差分電路的輸入信號hvs1和hvs2。

輸入高電壓信號hvs1連接到pMOS M1的柵極和漏極端子，這是反式二極管(trans diode)配置，并且輸入高電壓信號hvs1連接到 pMOS M4的柵極，其源極連接到高電壓電源VPP。另一輸入高電壓信號hvs2連接到PMOS M2的柵極端子和漏極端子，這是反式二極管配置，并且輸入高電壓信號hvs2連接到PMOS M3的柵極，其源極連接到高電壓電源VPP。PMOS M3的漏極連接到PMOS M1的源極，而pMOS M4的漏極連接到pMOS M1的源極。pMOS M1的漏極通過極化電流發(fā)生器I4連接到接地電壓VPP_RIF，而pMOS M2的漏極通過極化電流發(fā)生器I5連接到接地電壓VPP_RIF。連接到高電壓電源VPP的偏振電流發(fā)生器I6強(qiáng)制電流進(jìn)入pMOS M3的漏極中，同時以同樣方式，連接到高電壓電源VPP的偏振電流發(fā)生器I7強(qiáng)制電流進(jìn)入pMOS M4的漏極中。pMOS M3和M4的這種漏極是差分電路231的輸出，在差分電路231的輸出上形成高電壓信號p_ONHV和 p_OFFHV。

差分電路27基本上如下操作。在靜態(tài)條件下，高水平信號hvs1 和hvs2是在用于高側(cè)的高電壓電源VPP，低水平信號lvs1和lvs2是在供電電壓VDD。C1p，C2p的電容被充電，在它們的端子之間存在電壓降(VPP-VDD)(以便如果電壓Vpp是高電壓電源則電容可能是高電壓分量)。

可以通過高電壓電容C1p和C2p發(fā)送的有源信號是負(fù)沿。低水平信號lvs端子上的數(shù)字供電電壓VDD(從VDD到GND的信號)幅值的負(fù)沿造成高水平信號hvs端子上的負(fù)沿。應(yīng)當(dāng)指出，在實踐中，由于寄生電容，該寄生電容以與高電壓電容C1p或C2p共享的電荷工作，在信號沿期間，高電壓電容上的電荷相對于標(biāo)稱值VPP-VDD 略微減小。因此，位于高水平信號hvs1和hvs2端子處的沿的幅值略低于VDD。

如果出現(xiàn)負(fù)沿，例如在低水平信號lvs1所在的端子(并且在差分電路的輸入hvs1所在的端子)，信號hvs1上的此負(fù)水平(等于 MOSFET M1柵極上的水平)導(dǎo)致MOSFET M1的源極跟隨并且具有負(fù)沿，MOSFET M1的源極對應(yīng)于其上形成差分電路的高電壓導(dǎo)通信號p_ONHV的輸出。

同時，高水平信號hvs1也是MOSFET M4的柵極，使得高水平信號hvs1上的負(fù)沿也導(dǎo)致MOSFET M4的漏極具有上升沿，MOSFET M4的漏極對應(yīng)于其上形成差分電路的高電壓截止信號p_OFFHV的輸出。

如果在MOSFET M1和M2柵極出現(xiàn)共模輸入(即，在兩個輸入處都是負(fù)沿)，在差分電路輸出(即MOSFET M1和M2的漏極)上的每個效果被MOSFETS M3和M4同一共模輸入的效果抵消， MOSFET M1和M2的漏極都將具有到輸出的負(fù)沿，上述情況使得對應(yīng)MOSFET M1和M2柵極上的同一負(fù)沿，正在導(dǎo)致MOSFET M1和 M2漏極上的正沿。這里所述的共模輸入通常是干擾的結(jié)果。

遲滯電路模塊272向差分電路27p和整個電路23p添加遲滯。每個遲滯電路模塊272包括對應(yīng)pMOS，M5，M6，其源極連接到高電壓電源VPP，漏極與pMOS M3和M4的漏極連接，pMOS M3和M4 的漏極是差分電路231的輸出。pMOS M3和M4的柵極相應(yīng)地由導(dǎo)通反饋信號Gp_ON和截止反饋信號Gp_OFF控制，使得這種pMOS M5和 M6向來自電流發(fā)生器I6和I7的極化電流添加附加電流。換句話說，遲滯電路272的輸入是代表高側(cè)選通信號Gp狀態(tài)的截止反饋信號 Gp_OFF和導(dǎo)通反饋信號Gp_ON。

因此，如果半橋11的功率pMOS Mp處于截止?fàn)顟B(tài)：則

·Gp＝VPP

·GP_OFF＝VPP

·GP_ON＝VPP_RIF

pMOS M5的附加電流流動到在其上形成高電壓導(dǎo)通信號p_ONHV的輸出節(jié)點，從而比pMOS M5和電流發(fā)生器I6中的電流之和更大的電流將從p_{ON_HV}信號節(jié)點減小，以便在其上產(chǎn)生電壓降，這樣導(dǎo)致置位-復(fù)位鎖存器24p中的置位S事件，從而造成邏輯狀態(tài)改變。

如果半橋11的電源pMOS Mp是導(dǎo)通：則

·Gp＝VPP_RIF

·Gp_OFF＝VPP_RIF

·Gp_ON＝VPP

pMOS的M6的附加電流流至在其上形成高電壓截止信號p_OFFHV的輸出節(jié)點，從而比pMOS M6和極化電流發(fā)生器I7中的電流之和更大的電流將從P_OFFHV信號節(jié)點減小，以便在其上產(chǎn)生電壓降，這樣導(dǎo)致置位-復(fù)位鎖存器24p中的復(fù)位R事件，從而造成邏輯狀態(tài)改變。

因此，該添加的電流使得在功率pMOS導(dǎo)通時難以將其截止(反之亦然)，使得僅僅通過驅(qū)動水平移位器222而來自驅(qū)動器22的驅(qū)動信號才強(qiáng)到足以引起邏輯狀態(tài)改變，而來自高電壓電源振蕩的差動干擾不夠強(qiáng)。

換言之，由電路272o，272f實現(xiàn)的遲滯功能向功率MOSFET Mp 和Mn的狀態(tài)變化添加了一種慣性，使得僅當(dāng)由來自控制邏輯的信號命令時才改變狀態(tài)，而不是通過干擾改變狀態(tài)。雖然差分電路防止了共模干擾的動作，但遲滯電路針對于例如由于生產(chǎn)過程中的技術(shù)層面所導(dǎo)致電路的高支路和低支路之間可能的不對稱，加強(qiáng)了該柵極驅(qū)動器，有利于相對于另一個來講邏輯水平之間的過渡。

只有在高側(cè)上的功率pMOS輸出晶體管Mp導(dǎo)通時，遲滯電路 272f的MOSFET M6才導(dǎo)通。當(dāng)另一個輸入高電壓信號hvs2上出現(xiàn)負(fù)沿時，這將應(yīng)使得高側(cè)功率pMOS截止，隨著MOSFET M2柵極上電壓的減小，同樣MOSFET M2的電壓電源試圖降低，然而遲滯電路 272f操作以通過在MOSFET M6中電流的增加(這是由于其漏極-源極電壓VDS的增大而引起的)抵抗這種降低。應(yīng)該注意的是，因為驅(qū)動的是MOSFET M6的漏極，而不是柵極，需要接受對于電流值的二級效應(yīng)。

為了獲得遲滯功能，通常要求差分電路23p，23n包括兩個反饋遲滯電路模塊272o，272f，該兩個反饋遲滯電路模塊272o，272f配置成在被使能時，將附加電流饋入至差分電路23p，23n的兩個輸出，由對應(yīng)反饋信號使能該兩個反饋遲滯電路模塊272o，272f，該對應(yīng)反饋信號的邏輯狀態(tài)對應(yīng)于相應(yīng)支路驅(qū)動級11的輸出晶體管的輸入處邏輯狀態(tài)和其反相態(tài)。參考圖2，其中為簡單起見，僅僅示出了反饋信號Gp_ON和Gp_OFF，反饋遲滯電路模塊272o和272f接收高側(cè)輸出 MOS Mp柵極處的信號(其柵極的高或低邏輯水平)和其反相作為輸入。

這例如可以得到，可選地：

-作為反饋信號即Gp_ON和Gp_OFF使用，專有選通信號，并在遲滯電路272局部執(zhí)行反相操作；

-置位-復(fù)位鎖存器作為鎖存器24使用，鎖存器24具有兩個輸出作為反饋信號的Q輸出和反相輸出Qn，即，Gp_ON和Gp_OFF作為遲滯電路的輸入；

-利用了驅(qū)動鏈25p，25n，驅(qū)動鏈25p，25n包括具有一定大小的反相緩沖器26的鏈(即，在它們的輸出處電流是可獲得的)，還包括輸入電容，該輸入電容沿著鏈增加，并考慮了兩個連續(xù)反相緩沖器26的兩個連續(xù)輸出信號，該兩個連續(xù)輸出信號中的一個輸出信號是另一個的反相。這是圖2所示的解決方案。

在圖5中，示出圖4電路的實施方案，特別是電流發(fā)生器I4，I5， I6，I7的實施。如圖所示，發(fā)生器I4是通過由nMOS MOSFET M00 和MOSFET M04形成的電流鏡得到的，而nMOS MOSFET M05與 nMOS MOSFET M00形成并聯(lián)的第二電流鏡，第二電流鏡對應(yīng)于電流發(fā)生器I5。如圖所示，這樣nMOS M00，M04和M05的源極連接到高參考接地VPP_RIF，而M04的漏極連接到pMOS M1的漏極，M05 的漏極連接到M2的漏極。

以同樣的方式，發(fā)生器I6通過由pMOS MOSFET M03和pMOS MOSFET M06形成的電流鏡獲得，而pMOS MOSFET M07與pMOS MOSFET M03形成并聯(lián)的第二電流鏡，該第二電流鏡對應(yīng)于電流發(fā)生器I7。如圖所示，nMOS M03，M06和M07的源極連接到高電壓電源VPP，而M06的漏極連接到pMOS M1的源極，M07的漏極連接到M2的源極。第一偏振nMOS M01放置成具有漏極和柵極，其漏極與M00的漏極連接，并且第一偏振nMOS M01是處于反式二極管結(jié)構(gòu)，其柵極與漏極短路。連接反式二極管結(jié)構(gòu)的第二偏振nMOS M02，其漏極連接到M01的源極，其源極連接到M03的漏極。該第一和第二偏振nMOS M01和M02具有一定尺寸，以設(shè)置電流發(fā)生器的工作點。

在圖6中，示出與附加同步回路40相關(guān)聯(lián)的柵極驅(qū)動器21，附加同步回路40產(chǎn)生同步PWM延遲信號PWM_delay。在圖6中還示出前面提到的參照圖2低水平信號的低水平發(fā)生器30。如討論的， PWM信號PWM_in進(jìn)入發(fā)生器30，而附加同步回路40從驅(qū)動鏈25p 和25n在第三低側(cè)反相器26n后得到低側(cè)延遲信號Qn_delay，以及在第四高側(cè)反相器26p后得到高側(cè)延遲信號Qp_delay，它們都是附加同步回路40的輸入。

附加同步回路40在每個高側(cè)輸入和低側(cè)輸入處包括低電壓電容器Cp和Cn，連接在驅(qū)動器42p或42n的輸入處。該高側(cè)輸入和低側(cè)輸入通過電阻器Rp(Rn)連接到低電壓接地，使得低電壓電容器Cp (Cn)在驅(qū)動器42p(42n)的輸入處具有低水平電壓延遲信號GpLV (GnLV)。高側(cè)驅(qū)動器42p的輸出在使用PWM輸入信號PWM_in 在邏輯或門43p中執(zhí)行邏輯或之后，饋入到置位-復(fù)位鎖存器44的一組輸入。在雙工模式中，在邏輯或門43p中使用反相的PWM輸入信號PWM_n信號執(zhí)行邏輯或之后，低側(cè)驅(qū)動器42n的輸出饋入置位- 復(fù)位鎖存器44的復(fù)位輸入，然后輸出同步PWM延遲信號 PWM_delay。

對應(yīng)信號被顯示在圖8A和8B的時序圖中。

在圖8A橢圓內(nèi)，RE指示輸入信號PWM_in的上升沿。這種上升沿RE傳播通過柵極驅(qū)動器21和同步回路40的各種信號，以產(chǎn)生 PWM延遲信號PWM_delay的延遲上升沿。橢圓FE以相同的方式表示下降沿，特別是輸入信號PWM_in和PWM延遲信號PWM_delay。在圖8A中示出對應(yīng)于圖3B的情況，其中電路21在PWM信號的上升沿上導(dǎo)通，但沒有產(chǎn)生用于低水平驅(qū)動信號的脈沖Hpo，Hpf。

剛才所描述的柵極驅(qū)動器電路得到了若干優(yōu)點。

描述的柵極驅(qū)動器電路執(zhí)行從低電壓數(shù)字輸入到半橋柵極的水平偏移，通過電容水平移位器具有快速水平偏移、低功耗。

所描述的柵極驅(qū)動器電路特別是利用了差分拓?fù)涞膬?yōu)點，以避免由于共模供電電壓振蕩造成的邏輯狀態(tài)的改變。使用遲滯增加了在電容水平移位器的兩個支路之間失配情況下的冗余。

當(dāng)然，在不影響實施例原理的情況下，相對于在此純粹實例示出和描述的內(nèi)容，可以廣泛地修改結(jié)構(gòu)的細(xì)節(jié)和實施例，而不會因此脫離本實施例的范圍，如在隨后的權(quán)利要求書中定義的。

應(yīng)當(dāng)指出的是，橋MOSFET優(yōu)選的是高電壓MOSFET，但是這里描述的柵極驅(qū)動器電路可以與低電壓橋MOSFET使用，高電壓被施加到低電壓橋MOSFET的柵極，而該橋的電源例如為低數(shù)字電壓電源。

當(dāng)然，用于高側(cè)的高電壓電源VPP和/或用于低側(cè)的VNN也可以是反相的，對于本領(lǐng)域技術(shù)人員來講，很明顯在這種情況下，應(yīng)當(dāng)使用雙重結(jié)構(gòu)的柵極驅(qū)動器，這樣落入了此處描述的柵極驅(qū)動器的保護(hù)范圍內(nèi)。

上述的各種實施例可被組合以提供另一實施例。根據(jù)上面詳細(xì)描述的說明書，可以對實施例進(jìn)行這些和其他的變化。在一般情況下，在下面的權(quán)利要求中，使用的術(shù)語不應(yīng)該被解釋為將權(quán)利要求限制為本說明書和權(quán)利要求書中公開的具體實施例，而是應(yīng)被解釋為包括所有可能的實施例以及與這些權(quán)利要求等同的全部范圍。因此，權(quán)利要求不受本公開的限制。