本發(fā)明涉及顯示技術領域,尤其涉及一種移位寄存器單元、柵極驅(qū)動電路及顯示裝置。
背景技術:
顯示裝置中不僅僅包括顯示面板,還包括對具有像素陣列的顯示面板的顯示進行控制的柵極驅(qū)動電路(也叫行驅(qū)動電路)和源極驅(qū)動電路(也叫列驅(qū)動電路),顯示面板采用逐行掃描的顯示方式,其中柵極驅(qū)動電路用于產(chǎn)生掃描信號,使每一行像素依次導通,而源極驅(qū)動電路用于在一行像素導通時向其提供數(shù)據(jù)信號實現(xiàn)像素的顯示。
柵極驅(qū)動電路中包括移位寄存器,該移位寄存器中包括多個級聯(lián)的移位寄存器單元,其中每一級的移位寄存器單元通常主要由數(shù)個晶體管構(gòu)成,通過向電路輸入時鐘信號clk以及輸入信號in(也就是起始脈沖信號),在輸出端輸出電平信號(也就是out信號)。
但是現(xiàn)有技術中缺乏一種移位寄存器單元能夠有效且穩(wěn)定的輸出out信號。
技術實現(xiàn)要素:
針對現(xiàn)有技術中存在的問題,本發(fā)明的目的為提供一種移位寄存器單元、柵極驅(qū)動電路及顯示裝置,以解決現(xiàn)有技術中移位寄存器無法有效且穩(wěn)定的輸出out信號的技術問題。
為實現(xiàn)上述目的,在本發(fā)明的一些實施例中提供了一種移位寄存器單元,包括:
一第一開關元件,用于響應一輸入信號而導通,以將第一時鐘信號提供至一第一節(jié)點;
一第二開關元件,用于響應所述第一時鐘信號而導通,以將第一電源信號提供至所述第一節(jié)點;
一第三開關元件,耦接于第二節(jié)點,并用于響應第二節(jié)點的電壓信號而導通,以將第二電源信號提供至第三節(jié)點;
一第四開關元件,耦接于所述第一節(jié)點,并用于響應所述第一節(jié)點的電壓信號而導通;
一第五開關元件,用于響應第二時鐘信號而導通,并與所述第四開關元件耦接;
一第六開關元件,耦接于第四節(jié)點,并用于響應所述第四節(jié)點的電壓信號而導通,以將所述第二電源信號提供至所述第二節(jié)點;
一第七開關元件,用于響應所述第二時鐘信號而導通,以將所述輸入信號提供至所述第二節(jié)點;
一第八開關元件,耦接于所述第三節(jié)點,并用于響應所述第三節(jié)點的電壓信號而導通,以將所述第一時鐘信號提供至所述第四節(jié)點;
一第九開關元件,耦接于所述第二節(jié)點,并用于響應所述第二節(jié)點的電壓信號而導通,以將所述第二電源信號提供至所述第四節(jié)點;
一第十開關元件,耦接于所述第四節(jié)點,并用于響應所述第四開關元件而導通,以將所述第二電源信號提供至輸出端;
一第十一開關元件,用于響應所述第二時鐘信號而導通,以將所述第二電源信號提供至輸出端;
一第十二開關元件,耦接于所述第二節(jié)點,并用于響應所述第二節(jié)點的電壓信號而導通,以將所述第一時鐘信號提供至所述輸出端;
一第一電容,耦接于所述第二電源信號與所述第四節(jié)點之間;以及
一第二電容,耦接于所述第二節(jié)點與所述輸出端之間。
在本發(fā)明的另一實施例中,所述第一開關元件至所述第十二開關元件分別為第一晶體管至第十二晶體管。
在本發(fā)明的另一實施例中,所述第一晶體管至所述第十二晶體管均具有控制端、第一端和第二端;
所述第一晶體管的控制端與所述輸入信號的輸入端耦接,所述第一晶體管的第一端與所述第一時鐘信號的輸入端耦接,所述第一晶體管的第二端與 所述第一節(jié)點耦接;
所述第二晶體管的控制端與所述第一時鐘信號的輸入端耦接,所述第二晶體管的第一端與所述第一晶體管的第二端耦接,所述第二晶體管的第二端與所述第一電源信號的輸入端耦接;
所述第三晶體管的控制端與所述第二節(jié)點耦接,所述第三晶體管的第一端與所述第二電源信號的輸入端耦接,所述第三晶體管的第二端與所述第三節(jié)點耦接;
所述第四晶體管的控制端與所述第一節(jié)點耦接,所述第四晶體管的第一端與所述第三節(jié)點耦接;
所述第五晶體管的控制端和所述第五晶體管的第二端均與所述第二時鐘信號的輸入端耦接,所述第五晶體管的第一端與所述第四晶體管的第二端耦接;
所述第六晶體管的控制端與所述第四節(jié)點耦接,所述第六晶體管的第一端與所述第二電源信號的輸入端耦接,所述第六晶體管的第二端與所述第二節(jié)點耦接;
所述第七晶體管的控制端與所述第二時鐘信號的輸入端耦接,所述第七晶體管的第一端與所述第二節(jié)點耦接,所述第七晶體管的第二端與所述輸入信號的輸入端耦接;
所述第八晶體管的控制端與所述第三節(jié)點耦接,所述第八晶體管的第一端與所述第一時鐘信號耦接,所述第八晶體管的第二端與所述第四節(jié)點耦接;
所述第九晶體管的控制端與所述第二節(jié)點耦接,所述第九晶體管的第一端與所述第二電源信號的輸入端耦接,所述第九晶體管的第二端與所述第四節(jié)點耦接;
所述第十晶體管的控制端與所述第四節(jié)點耦接,所述第十晶體管的第一端與所述第二電源信號的輸入端耦接,所述第十晶體管的第二端與所述輸出端耦接;
所述第十一晶體管的控制端與所述第二時鐘信號的輸入端耦接,所述第十一晶體管的第一端與所述第二電源信號的輸入端耦接,所述第十一晶體管的第二端與所述輸出端耦接;
所述第十二晶體管的控制端與所述第二節(jié)點耦接,所述第十二晶體管的 第一端與所述輸出端耦接,所述第十二晶體管的第二端與所述第一時鐘信號的輸入端耦接。
在本發(fā)明的另一實施例中,所述第一晶體管至所述第十二晶體管為pmos晶體管。
在本發(fā)明的另一實施例中,所述第一時鐘信號與所述第二時鐘信號的周期相同,相位相反。
在本發(fā)明的另一實施例中,所述第一電源信號為低電平,所述第二電源信號為高電平。
在本發(fā)明的另一實施例中,所述輸入信號為一低電平的起始脈沖信號。
為解決實現(xiàn)上述目的,在本發(fā)明的另一些實施例中提供了一種柵極驅(qū)動電路,包括多個以上所述的移位寄存器單元。
在本發(fā)明的另一實施例中,所述多個移位寄存器單元以級聯(lián)方式電性耦接,其中第一級移位寄存器單元的輸入端耦接一起始脈沖信號,除最后一級移位寄存器單元外,其余每一級移位寄存器單元的輸出端的信號均耦接至下一級移位寄存器單元的輸入端。
為解決實現(xiàn)上述目的,在本發(fā)明的另一些實施例中提供了一種顯示裝置,包括以上所述的柵極驅(qū)動電路。
本發(fā)明的有益效果在于,通過對傳統(tǒng)移位寄存器單元的電路結(jié)構(gòu)進行改進,包括對電路所包括開關元件的個數(shù)以及連接關系的更改,利用電路中每一個開關元件均根據(jù)其控制端的信號導通或關斷,以實現(xiàn)對輸出端信號的控制,能夠有效且穩(wěn)定的將信號輸出至下一級移位寄存器單元,最終提供穩(wěn)定的信號波形。
附圖說明
通過參照附圖詳細描述其示例實施方式,本公開的上述和其它特征及優(yōu)點將變得更加明顯。
圖1為本發(fā)明實施例一中提供的一種移位寄存器單元的組成示意圖。
圖2為本發(fā)明實施例一中提供的一種移位寄存器單元的電路圖。
圖3為本發(fā)明實施例一中圖2所示電路圖對應的時序波形圖。
圖4為本發(fā)明實施例一提供的移位寄存器單元在第一階段的電路工作原 理示意圖。
圖5為本發(fā)明實施例一中圖4所示電路圖對應的時序波形圖。
圖6為本發(fā)明實施例一提供的移位寄存器單元在第二階段的電路工作原理示意圖。
圖7為本發(fā)明實施例一中圖6所示電路圖對應的時序波形圖。
圖8為本發(fā)明實施例一提供的移位寄存器單元在第三階段的電路工作原理示意圖。
圖9為本發(fā)明實施例一中圖8所示電路圖對應的時序波形圖。
圖10為本發(fā)明實施例一提供的移位寄存器單元在第四階段的電路工作原理示意圖。
圖11為本發(fā)明實施例一中圖10所示電路圖對應的時序波形圖。
圖12為本發(fā)明實施例一提供的移位寄存器單元在第五階段的電路工作原理示意圖。
圖13為本發(fā)明實施例一中圖12所示電路圖對應的時序波形圖。
圖14為本發(fā)明實施例二中提供的柵極驅(qū)動電路的一種結(jié)構(gòu)示意圖。
圖15為圖14中柵極驅(qū)動電路各級移位寄存器單元所輸出的時序波形圖。
附圖標記說明:
s1至s12:第一開關元件至第十二開關元件
t1至t12:第一晶體管至第十二晶體管
c1:第一電容
c2:第二電容
ck1:第一時鐘信號
ck2:第二時鐘信號
vee:第一電源電壓
vdd:第二電源電壓
stv/in:起始脈沖信號/輸入信號
n1:第一節(jié)點
n2:第二節(jié)點
n3:第三節(jié)點
n4:第四節(jié)點
sr1:第一級移位寄存器單元
sr2:第二級移位寄存器單元
sr3:第三級移位寄存器單元
sr4:第四級移位寄存器單元
sr5:第五級移位寄存器單元
具體實施方式
體現(xiàn)本發(fā)明特征與優(yōu)點的典型實施例將在以下的說明中詳細敘述。應理解的是,本發(fā)明能夠在不同的實施例上具有各種的變化,其皆不脫離本發(fā)明的范圍,且其中的說明及附圖在本質(zhì)上是當作說明之用,而非用以限制本發(fā)明。
為解決上述問題,給出以下幾個實施例對本發(fā)明進行解釋和說明。
實施例一
如圖1所示,本實施例中提供一種移位寄存器單元,包括第一開關元件s1、第二開關元件s2、第三開關元件s3、第四開關元件s4、第五開關元件s5、第六開關元件s6、第七開關元件s7、第八開關元件s8、第九開關元件s9、第十開關元件s10、第十開關元件s11、第十二開關元件s12、第一電容c1以及第二電容c2。
在本實施例中,第一開關元件s1用于響應一輸入信號in而導通,以將第一時鐘信號ck1提供至第一節(jié)點n1;第二開關元件s2用于響應第一時鐘信號ck1而導通,以將第一電源信號vee提供至第一節(jié)點n1;第三開關元件s3耦接于第二節(jié)點n2,并用于響應第二節(jié)點n2的電壓信號而導通,以將第二電源信號vdd提供至第三節(jié)點n3;第四開關元件s4耦接于第一節(jié)點n1,并用于響應第一節(jié)點n1的電壓信號而導通;第五開關元件s5用于響應第二時鐘信號ck2而導通,并與第四開關元件耦接;第六開關元件s6耦接于第四節(jié)點n4,并用于響應第四節(jié)點n4的電壓信號而導通,以將第二電源信號vdd提供至第二節(jié)點n2;第七開關元件s7用于響應第二時鐘信號ck2而導通,以將輸入信號in提供至第二節(jié)點n2;第八開關元件s8耦接于第三節(jié)點n3,并用于響應第三節(jié)點n3的電壓信號而導通,以將第一時鐘信號ck1提供至第四節(jié)點n4;第九開關元件s9耦接于第二節(jié)點n2,并用于響應第二節(jié)點 n2的電壓信號而導通,以將第二電源信號vdd提供至第四節(jié)點n4;第十開關元件s10用于響應第四節(jié)點n4的信號而導通,以將第二電源信號vdd提供至輸出端out;第十一開關元件s11用于響應第二時鐘信號ck2而導通,以將第二電源信號vdd提供至輸出端out;第十二開關元件s12耦接于第二節(jié)點n2,并用于響應第二節(jié)點n2的電壓信號而導通,以將第一時鐘信號ck1提供至輸出端out。而且,第一電容c1耦接于第二電源信號vdd的輸入端與第四節(jié)點n4之間;第二電容c2耦接于第二節(jié)點n2與輸出端out之間。
其中,在本實施例中第一開關元件s1至第十二開關元件s12可以是開關晶體管。但在本公開的其他實施例中,第一開關元件s1至第十二開關元件s12還可以為其他類型的開關,例如bjt開關等等。
下面,以本實施例中第一開關元件s1至第十二開關元件s12均為pmos晶體管為例進行說明,分別對應第一晶體管t1至第十二晶體管t12。在本實施例中,第一晶體管t1至第十二晶體管t12均具有控制端、第一端和第二端,這三個端分別對應晶體管的柵極、源極和漏極。
本實施例以晶體管為例的移位寄存器單元的電路如圖2所示,具體連接關系如下:
第一晶體管t1的控制端與輸入信號in的輸入端耦接,第一晶體管t1的第一端與第一時鐘信號ck1耦接,第一晶體管t1的第二端與第一節(jié)點n1耦接;第二晶體管t2的控制端與第一時鐘信號ck1的輸入端耦接,第二晶體管t2的第一端與第一晶體管t1的第二端耦接,第二晶體管t2的第二端與第一電源信號vee的輸入端耦接;第三晶體管t3的控制端與第二節(jié)點n2耦接,第三晶體管t3的第一端與第二電源信號vdd的輸入端耦接,第三晶體管t3的第二端與第三節(jié)點n3耦接;第四晶體管t4的控制端與第一節(jié)點n1耦接,第四晶體管t4第一端與第三節(jié)點n3耦接;第五晶體管t5的控制端和第五晶體管t5的第二端均與第二時鐘信號ck2的輸入端耦接,第五晶體管t5的第一端與第四晶體管t4的第二端耦接;第六晶體管t6的控制端與第四節(jié)點n4耦接,第六晶體管t6的第一端與第二電源信號vdd的輸入端耦接,第六晶體管t6的第二端與第二節(jié)點n2耦接;第七晶體管t7的控制端與第二時鐘信號ck2的輸入端耦接,第七晶體管t7的第一端與第二節(jié)點n2耦接,第七晶體管t7的第二端與輸入信號in的輸入端耦接;第八晶體管t8的控制端與第 三節(jié)點n3耦接,第八晶體管t8的第一端與第一時鐘信號ck1的輸入端耦接,第二端第八晶體管t8的與第四節(jié)點n4耦接;第九晶體管t9的控制端第二節(jié)點n2耦接,第九晶體管t9的第一端耦接電源信號vdd的輸入端,第九晶體管t9的第二端與第四節(jié)點n4耦接;第十晶體管t10的控制端與第四節(jié)點n4耦接,第十晶體管t10的第一端與第二電源信號vdd的輸入端耦接,第十晶體管t10的第二端與輸出端out的輸入端耦接;第十一晶體管t11的控制端與第二時鐘信號ck2的輸入端耦接,第十一晶體管t11的第一端與第二電源信號vdd的輸入端耦接,第十一晶體管t11的第二端與輸出端out的輸入端耦接;第十二晶體管t12的控制端與第二節(jié)點n2耦接,第十二晶體管t12的第一端與輸出端out的輸入端耦接,第十二晶體管t12的第二端與第一時鐘信號ck1的輸入端耦接。
圖2所示電路圖對應的時序波形圖如圖3所示,輸入信號in為一個起始脈沖信號,用stv/in表示,如圖3所示,輸入信號stv/in是一個低電平的脈沖信號;時鐘信號ck1和ck2是與該輸入信號stv/in周期相同的方波脈沖,且ck1與ck2的相位總是相反。采用圖2所示的電路,輸出端out輸出信號的波形output1如圖3所示。
還需要說明的是,本實施例中的第一電源信號vee為低電平,第二電源vdd信號為高電平。
以下對上述圖2和圖3分階段進行分析:
第一階段的電路工作原理示意圖以及對應的時序波形圖分別如圖4和圖5所示,電路中晶體管的工作狀態(tài)以及第一節(jié)點n1、第二節(jié)點n2、第三節(jié)點n3以及第四節(jié)點n4的電平狀態(tài)(h表示高電平,l表示低電平)也如圖5所示。t1的控制端耦接輸入信號in的輸入端,在這一階段輸入信號in為低電平,t1導通;t2的控制端耦接ck1的輸入端,此時ck1為高電平,t2關斷,t1導通時t1的第二端的信號為高電平,也就是t4的控制端(也就是第一節(jié)點n1)為高電平,導致t4關斷。t5和t7的控制端耦接ck2的輸入端,此時ck2為低電平,t5和t7導通,此時t7的第二端的輸入信號in為低電平,因此t7的第一端也就是第二節(jié)點n2為低電平(用l表示),t3的控制端耦接第二節(jié)點n2,這樣導致t3導通,由于t3的第一端輸入電源信號vdd為高電平,在t3導通時t3的第二端也是高電平,也就是第三節(jié)點n3為高電平 (用h表示)。由于t9的控制端耦接第二節(jié)點n2為低電平,因此t9導通,t9的第一端耦接電源信號vddvdd,vdd為高電平,t9的第二端也是高電平,也就是第四節(jié)點n4為高電平(用h表示)。在第四節(jié)點n4為高電平時,t8和t10均關斷,t11的控制端耦接時鐘信號ck2為低電平,因此t11導通,t11的第一端耦接電源信號vdd的輸入端,vdd為高電平,t12的控制端耦接第二節(jié)點n2為低電平,t12也導通。
也就是在第一階段,t1、t3、t5、t7、t9、t11和t12導通,此時輸出信號out為高電平(用h表示),波形output1如圖5所示。圖5中陰影部分即對應在第一階段各個輸入信號、時鐘信號以及輸出信號的電平。
第二階段的電路工作原理示意圖以及對應的時序波形圖分別如圖6和圖7所示,電路中晶體管的工作狀態(tài)以及第一節(jié)點n1、第二節(jié)點n2、第三節(jié)點n3、第四節(jié)點n4的電平狀態(tài)(h表示高電平,l表示低電平)也如圖7所示。晶體管的工作原理同上,此處不再一一贅述,在這一階段,t2、t3、t4、t9和t12導通,此時輸出信號out為低電平(用l表示),波形output1如圖7所示。圖7中陰影部分即對應在第二階段各個輸入信號、時鐘信號以及輸出信號的電平。
第三階段的電路工作原理示意圖以及對應的時序波形圖分別如圖8和圖9所示,電路中晶體管的工作狀態(tài)以及第一節(jié)點n1、第二節(jié)點n2、第三節(jié)點n3、第四節(jié)點n4的電平狀態(tài)(h表示高電平,l表示低電平)也如圖8所示。晶體管的工作原理同上,此處不再一一贅述,在這一階段,t4、t5、t7、t8和t11導通,此時輸出信號out為高電平(用h表示),波形output1如圖9所示。圖9中陰影部分即對應在第三階段各個輸入信號、時鐘信號以及輸出信號的電平。
第四階段的電路工作原理示意圖以及對應的時序波形圖分別如圖10和圖11所示,電路中晶體管的工作狀態(tài)以及第一節(jié)點n1、第二節(jié)點n2、第三節(jié)點n3、第四節(jié)點n4的電平狀態(tài)(h表示高電平,l表示低電平)也如圖10所示。晶體管的工作原理同上,此處不再一一贅述,在這一階段,t2、t4、t6、t8和t10導通,此時輸出信號out為高電平(用h表示),波形output1如圖11所示。圖11中陰影部分即對應在第三階段各個輸入信號、時鐘信號以及輸出信號的電平。
第五階段的電路工作原理示意圖以及對應的時序波形圖分別如圖12和圖13所示,電路中晶體管的工作狀態(tài)以及第一節(jié)點n1、第二節(jié)點n2、第三節(jié)點n3、第四節(jié)點n4的電平狀態(tài)(h表示高電平,l表示低電平)也如圖12所示。晶體管的工作原理同上,此處不再一一贅述,在這一階段,t4、t5、t7、t8和t11導通,此時輸出信號out為高電平(用h表示),波形output1如圖13所示。圖13中陰影部分即對應在第三階段各個輸入信號、時鐘信號以及輸出信號的電平。
之后的時序,依次重復第三階段和第四階段的電平變化,能夠穩(wěn)定的輸出out。當然,由于第三階段與第五階段的電路工作原理示意圖以及在這兩個階段產(chǎn)生的波形圖相同(參見圖8和12、圖9和13),之后,重復進行,可以是重復第三階段和第四階段,也可以是重復第四階段和第五階段,其實質(zhì)并無較大區(qū)別,均能夠保證在輸出端輸出穩(wěn)定的信號波形。
通過本實施例提供的移位寄存器單元,采用12個晶體管和2個電容組成的電路結(jié)構(gòu),應用輸入的起始脈沖信號以及兩個周期相同相位相反的時鐘信號,能夠在輸出端輸出穩(wěn)定的波形信號,并將其作為后一級電路的輸入信號,最終提供穩(wěn)定的信號波形。
實施例二
在本實施例中還提供一種柵極驅(qū)動電路,該柵極驅(qū)動電路包括多個上述實施例一的移位寄存器單元。多個移位寄存器單元以級聯(lián)方式電性耦接,且第一級移位寄存器單元的輸入端耦接一低電平的起始脈沖信號,除最后一級移位寄存器單元外,其余每一級移位寄存器單元的輸出端的信號均耦接至下一級移位寄存器單元的輸入端。
如圖14所示,本實施例中以5個級聯(lián)的移位寄存器單元為例,第一級移位寄存器單元sr1的輸出信號out1作為第二級移位寄存器單元的輸如信號in,第二級移位寄存器單元sr2的輸出信號out2作為第三級移位寄存器單元的輸入信號in……這樣在第一級移位寄存器單元sr1的輸入端輸入一個低電平的起始脈沖信號之后,就能夠在其輸出端產(chǎn)生穩(wěn)定的輸出信號out,將這一輸出信號out輸入至第二級移位寄存器單元sr2的輸入端……以此重復,得到五級移位寄存器單元的輸出端out1、out2、out3、out4以及out5最終輸出的波形output1、output2、output3、output4以及output5分別如圖15所示, 能夠在移位寄存器中輸出穩(wěn)定的信號。
本實施例能夠?qū)崿F(xiàn)同上述實施例一的技術效果,此處不再贅述。
實施例三
在本實施例中還提供一種顯示裝置,包括以上所述的柵極驅(qū)動電路,并以此移位寄存器中輸出的信號逐行開啟顯示裝置中的柵極掃描線。該顯示裝置中還包括源極驅(qū)動電路,用于在柵極掃描線打開時向相應的像素提供數(shù)據(jù)電壓。
本實施例也能夠?qū)崿F(xiàn)同上述實施例一的技術效果,此處不再贅述。
本領域技術人員應當意識到在不脫離本發(fā)明所附的權利要求所公開的本發(fā)明的范圍和精神的情況下所作的變動與潤飾,均屬本發(fā)明的權利要求的保護范圍之內(nèi)。