1.一種移位寄存器，其特征在于，包括多級驅動模塊，其中：
本級驅動模塊的輸出信號同時作為所述本級驅動模塊的上一級驅動模塊的復位信號和所述本級驅動模塊的下一級驅動模塊的輸入信號；
每個所述驅動模塊均具有第一時鐘控制端和第二時鐘控制端，在前后相鄰的驅動模塊中，前一級驅動模塊的第一時鐘控制端由一個第一時鐘信號所驅動，且所述前一級驅動模塊的第二時鐘控制端由與所述第一時鐘信號反相的一個第二時鐘信號所驅動，后一級驅動模塊的第一時鐘控制端由所述第二時鐘信號所驅動，且所述后一級驅動模塊的第二時鐘控制端由所述第一時鐘信號所驅動。
2.根據(jù)權利要求1所述的移位寄存器，其特征在于，每個所述驅動模塊皆包括第一節(jié)點、第二節(jié)點、第一晶體管、第二晶體管、第三晶體管和第四晶體管，且每個晶體管均具有第一端、第二端和控制端；
其中，所述第一晶體管的第二端和所述第二晶體管的第一端均通過所述第一節(jié)點連接到所述第三晶體管的控制端，所述第三晶體管的第二端和所述第四晶體管的第一端均與所述第二節(jié)點連接，且所述第二節(jié)點與所述第一節(jié)點之間連接有一個自舉電容，以在所述第二節(jié)點處產生所述驅動模塊的輸出信號。
3.根據(jù)權利要求2所述的移位寄存器，其特征在于，所述第一 晶體管和所述第四晶體管各自的控制端均連接到所述驅動模塊的所述第一時鐘控制端，所述第三晶體管的第一端連接到所述驅動模塊的所述第二時鐘控制端。
4.根據(jù)權利要求2所述的移位寄存器，其特征在于，所述本級驅動模塊中的第一晶體管的第一端用于接收所述輸入信號并連接到所述上一級驅動模塊的輸出信號端，所述本級驅動模塊中的第二晶體管的控制端用作接收所述復位信號并連接到所述下一級驅動模塊的輸出信號端。
5.根據(jù)權利要求2所述的移位寄存器，其特征在于，在所述第二晶體管和所述第四晶體管各自的第二端均與參考電壓源連接，以接收一個高電平的參考電壓。
6.權利要求1所述的移位寄存器，其特征在于，在配置成一列的所述多級驅動模塊中，為奇數(shù)行的所述驅動模塊的第一時鐘控制端由所述第一時鐘信號所驅動，且所述奇數(shù)行的所述驅動模塊的第二時鐘控制端由所述第二時鐘信號所驅動；為偶數(shù)行的所述驅動模塊的第一時鐘控制端由所述第二時鐘信號所驅動，且所述偶數(shù)行的所述驅動模塊的第二時鐘控制端由所述第一時鐘信號所驅動。
7.一種驅動電路，其特征在于，包括第一節(jié)點、第二節(jié)點、第 一晶體管、第二晶體管、第三晶體管和第四晶體管，且每個晶體管均具有第一端、第二端和控制端；
其中，所述第一晶體管的第二端和所述第二晶體管的第一端均通過所述第一節(jié)點連接到所述第三晶體管的控制端，所述第三晶體管的第二端和所述第四晶體管的第一端均與所述第二節(jié)點連接，且該第二節(jié)點與所述第一節(jié)點之間連接有一個自舉電容，以在所述第二節(jié)點處產生所述驅動模塊的輸出信號。
8.根據(jù)權利要求7所述的驅動電路，其特征在于，還包括：
第一時鐘控制端，分別與所述第一晶體管的控制端和所述第四晶體管的控制端連接；
第二時鐘控制端，與所述第三晶體管的第一端連接；
其中，所述第一晶體管的第一端用于接收一個輸入信號，所述第二晶體管的控制端用來接收一個復位信號。
9.根據(jù)權利要求7所述的驅動電路，其特征在于，在所述第二晶體管和所述第四晶體管各自的第二端均與參考電壓源連接，以接收一個高電平水準的參考電壓。
10.根據(jù)權利要求7所述的驅動電路，其特征在于，所述第一晶體管、所述第二晶體管、所述第三晶體管和所述第四晶體管均為PMOS晶體管。