本發(fā)明主要是關(guān)于顯示器領(lǐng)域，更確切地說，是涉及到一種用于陣列基板行驅(qū)動(dòng)電路及相關(guān)的顯示裝置和涉及到由基本的驅(qū)動(dòng)電路構(gòu)成的多級(jí)移位寄存器。

背景技術(shù)：

在較為傳統(tǒng)的現(xiàn)有技術(shù)中，隨著業(yè)界將無源矩陣有機(jī)發(fā)光二極管PMOLED廣泛的應(yīng)用在顯示器，如果試圖增加顯示器的面板尺寸來迎合消費(fèi)者的需求，則需要使單個(gè)像素的驅(qū)動(dòng)時(shí)間變得更短，就會(huì)相應(yīng)要求增大瞬態(tài)電流，但功耗和ITO走線上的壓降都變大，降低了顯示的工作效率。作為另一些較佳的顯示替代方案，業(yè)界還設(shè)計(jì)了有源矩陣有機(jī)發(fā)光二極管AMOLED通過開關(guān)管逐行掃描輸入OLED電流，能夠很好的解決該等問題。以及應(yīng)用的AMOLED由于具有高亮度和寬視角、快響應(yīng)速度等優(yōu)勢(shì)，越來越廣泛的被高性能顯示裝置采用。陣列基板行驅(qū)動(dòng)電路GOA是將柵極開關(guān)電路集成在一個(gè)陣列基板上，從而實(shí)現(xiàn)驅(qū)動(dòng)電路的高度集成。

圖1是現(xiàn)有技術(shù)的典型的GOA電路設(shè)計(jì)方案，整體上主要由7個(gè)薄膜型的TFT晶體管也即由圖示的PMOS晶體管M10～M16構(gòu)成，并且還包括2個(gè)電容C10～C20，主要問題在于該GOA電路使用的晶體管數(shù)量過多導(dǎo)致其所用的版圖空間變大，這顯然無法滿足顯示器的 較窄邊框設(shè)計(jì)需求，況且晶體管數(shù)量過多也使良率大幅度降低，本發(fā)明在后文中將介紹設(shè)計(jì)總晶體管采用數(shù)量更少的驅(qū)動(dòng)電路，來避免這些問題。

技術(shù)實(shí)現(xiàn)要素：

為了解決上述技術(shù)問題，本申請(qǐng)?zhí)峁┝艘环N移位寄存器，包括多級(jí)驅(qū)動(dòng)模塊，其中：

本級(jí)驅(qū)動(dòng)模塊的輸出信號(hào)同時(shí)作為所述本級(jí)驅(qū)動(dòng)模塊的上一級(jí)驅(qū)動(dòng)模塊的復(fù)位信號(hào)和所述本級(jí)驅(qū)動(dòng)模塊的下一級(jí)驅(qū)動(dòng)模塊的輸入信號(hào)；

每個(gè)所述驅(qū)動(dòng)模塊均具有第一時(shí)鐘控制端和第二時(shí)鐘控制端，在前后相鄰的驅(qū)動(dòng)模塊中，前一級(jí)驅(qū)動(dòng)模塊的第一時(shí)鐘控制端由一個(gè)第一時(shí)鐘信號(hào)所驅(qū)動(dòng)，且所述前一級(jí)驅(qū)動(dòng)模塊的第二時(shí)鐘控制端由與所述第一時(shí)鐘信號(hào)反相的一個(gè)第二時(shí)鐘信號(hào)的所驅(qū)動(dòng)，后一級(jí)驅(qū)動(dòng)模塊的第一時(shí)鐘控制端由所述第二時(shí)鐘信號(hào)所驅(qū)動(dòng)，且所述后一級(jí)驅(qū)動(dòng)模塊的第二時(shí)鐘控制端由所述第一時(shí)鐘信號(hào)所驅(qū)動(dòng)。

作為一個(gè)優(yōu)選的實(shí)施例，上述的移位寄存器中：

每個(gè)所述驅(qū)動(dòng)模塊皆包括第一節(jié)點(diǎn)、第二節(jié)點(diǎn)、第一晶體管、第二晶體管、第三晶體管和第四晶體管，且每個(gè)晶體管均具有第一端、第二端和控制端；

其中，所述第一晶體管的第二端和所述第二晶體管的第一端均通過所述第一節(jié)點(diǎn)連接到所述第三晶體管的控制端，所述第三晶體管的 第二端和所述第四晶體管的第一端均與所述第二節(jié)點(diǎn)連接，且所述第二節(jié)點(diǎn)與所述第一節(jié)點(diǎn)之間連接有一個(gè)自舉電容，以在所述第二節(jié)點(diǎn)處產(chǎn)生所述驅(qū)動(dòng)模塊的輸出信號(hào)。

作為一個(gè)優(yōu)選的實(shí)施例，上述的移位寄存器中：

所述第一晶體管和所述第四晶體管各自的控制端均連接到所述驅(qū)動(dòng)模塊的所述第一時(shí)鐘控制端，所述第三晶體管的第一端連接到所述驅(qū)動(dòng)模塊的所述第二時(shí)鐘控制端。

作為一個(gè)優(yōu)選的實(shí)施例，上述的移位寄存器中：

所述本級(jí)驅(qū)動(dòng)模塊中的第一晶體管的第一端用于接收所述輸入信號(hào)并連接到所述上一級(jí)驅(qū)動(dòng)模塊的輸出信號(hào)端，所述本級(jí)驅(qū)動(dòng)模塊中的第二晶體管的控制端用作接收所述復(fù)位信號(hào)并連接到所述下一級(jí)驅(qū)動(dòng)模塊的輸出信號(hào)端。

作為一個(gè)優(yōu)選的實(shí)施例，上述的移位寄存器中：

在所述第二晶體管和所述第四晶體管各自的第二端均與參考電壓源連接，以接收一個(gè)高電平的參考電壓。

作為一個(gè)優(yōu)選的實(shí)施例，上述的移位寄存器中：

在配置成一列的所述多級(jí)驅(qū)動(dòng)模塊中，為奇數(shù)行的所述驅(qū)動(dòng)模塊的第一時(shí)鐘控制端由所述第一時(shí)鐘信號(hào)所驅(qū)動(dòng)，且所述奇數(shù)行的所述驅(qū)動(dòng)模塊的第二時(shí)鐘控制端由所述第二時(shí)鐘信號(hào)所驅(qū)動(dòng)；為偶數(shù)行的所述驅(qū)動(dòng)模塊的第一時(shí)鐘控制端由所述第二時(shí)鐘信號(hào)所驅(qū)動(dòng)，且所述偶數(shù)行的所述驅(qū)動(dòng)模塊的第二時(shí)鐘控制端由所述第一時(shí)鐘信號(hào)所驅(qū)動(dòng)。

本申請(qǐng)還提供了一種驅(qū)動(dòng)電路，包括第一節(jié)點(diǎn)、第二節(jié)點(diǎn)、第一晶體管、第二晶體管、第三晶體管和第四晶體管，且每個(gè)晶體管均具有第一端、第二端和控制端；

其中，所述第一晶體管的第二端和所述第二晶體管的第一端均通過所述第一節(jié)點(diǎn)連接到所述第三晶體管的控制端，所述第三晶體管的第二端和所述第四晶體管的第一端均與所述第二節(jié)點(diǎn)連接，且該第二節(jié)點(diǎn)與所述第一節(jié)點(diǎn)之間連接有一個(gè)自舉電容，以在所述第二節(jié)點(diǎn)處產(chǎn)生所述驅(qū)動(dòng)模塊的輸出信號(hào)。

作為一個(gè)優(yōu)選的實(shí)施例，上述的驅(qū)動(dòng)電路還包括：

第一時(shí)鐘控制端，分別與所述第一晶體管的控制端和所述第四晶體管的控制端連接；

第二時(shí)鐘控制端，分別與所述第三晶體管的第一端；

其中，所述第一晶體管的第一端用于接收一個(gè)輸入信號(hào)，所述第二晶體管的控制端用來接收一個(gè)復(fù)位信號(hào)。

作為一個(gè)優(yōu)選的實(shí)施例，上述的驅(qū)動(dòng)電路還包括：

在所述第二晶體管和所述第四晶體管各自的第二端均與參考電壓源連接，以接收一個(gè)高電平水準(zhǔn)的參考電壓。

作為一個(gè)優(yōu)選的實(shí)施例，上述的驅(qū)動(dòng)電路還包括：

所述第一晶體管、所述第二晶體管、所述第三晶體管和所述第四晶體管均為PMOS晶體管。

附圖說明

閱讀以下詳細(xì)說明并參照以下附圖之后，本發(fā)明的特征和優(yōu)勢(shì)將顯而易見：

圖1是現(xiàn)有技術(shù)中GOA電路的基本架構(gòu)；

圖2是本發(fā)明中驅(qū)動(dòng)模塊的電路結(jié)構(gòu)；

圖3是多級(jí)驅(qū)動(dòng)模塊互相串聯(lián)的示意圖；

圖4是采用的時(shí)序控制程序的示意圖；

圖5A～5E是實(shí)施時(shí)序控制程序階段驅(qū)動(dòng)模塊中各個(gè)晶體管的響應(yīng)示意圖。

具體實(shí)施方式

下面將結(jié)合各實(shí)施例，對(duì)本發(fā)明的技術(shù)方案進(jìn)行清楚、完整的闡述，但所描述的實(shí)施例僅是本發(fā)明的一部分用作說明敘述所用的實(shí)施例而非全部的實(shí)施例，基于該等實(shí)施例，本領(lǐng)域的技術(shù)人員在沒有做出創(chuàng)造性勞動(dòng)的前提下所獲得的方案都屬于本發(fā)明的保護(hù)范圍。在業(yè)界，陣列基板行驅(qū)動(dòng)電路(Gate on Array，簡稱GOA)主要是將柵極開關(guān)電路集成在同一個(gè)陣列基板上，從而實(shí)現(xiàn)驅(qū)動(dòng)電路的高度集成，無論是節(jié)省材料方面還是降低工藝步驟方面都是極佳的選擇途徑，尤其是AMOLED多大是基于低溫多晶硅技術(shù)，驅(qū)動(dòng)面板的薄膜晶體管TFT具有較高的遷移率，可以更利于GOA電路的集成。

參見圖2，展示了一種GOA驅(qū)動(dòng)電路。在一個(gè)驅(qū)動(dòng)模塊/電路中主要包括了第一至第四晶體管M1～M4，我們可以設(shè)置第一晶體管 M1的第二端和第二晶體管M2的第一端互連于一個(gè)第一公共節(jié)點(diǎn)N1處，而第三晶體管M3的第二端和第四晶體管M4的第一端則互連處于第二公共節(jié)點(diǎn)N2處。在一些實(shí)施例中，這里的第一晶體管M1至第四晶體管M4都可以選擇P型的薄膜晶體管TFT。其中，第一公共節(jié)點(diǎn)N1連接到第三晶體管M3的控制端，而第二公共節(jié)點(diǎn)N2與第一公共節(jié)點(diǎn)N1之間還連接有一個(gè)自舉電容C1，我們?cè)O(shè)定驅(qū)動(dòng)模塊最終將在第二公共節(jié)點(diǎn)N2處輸出該驅(qū)動(dòng)模塊的輸出信號(hào)Sn。此外，還先行設(shè)定第一晶體管M1至第四晶體管M4的控制端如為柵極，而該等晶體管各自的第一端如為源極/漏極的時(shí)候則第二端對(duì)應(yīng)為漏極/源極，作為電子開關(guān)，晶體管的控制端可以控制它的第一端與第二端之間的接通或關(guān)斷。

具體而言，在驅(qū)動(dòng)模塊中，第一晶體管M1的控制端和第四晶體管M4的控制端相互連接，共同連接到驅(qū)動(dòng)模塊的第一時(shí)鐘控制端CK1，第三晶體管M3的第一端則連接到驅(qū)動(dòng)模塊的第二時(shí)鐘控制端CK2。當(dāng)?shù)谝粫r(shí)鐘信號(hào)CLK施加于第一時(shí)鐘控制端CK1，即施加于第一晶體管M1、第四晶體管M4各自的柵極控制端的時(shí)候，還要求第一時(shí)鐘信號(hào)的一個(gè)反相信號(hào)或說是互補(bǔ)信號(hào)也即另一個(gè)第二時(shí)鐘信號(hào)CLKB也同步施加于第二時(shí)鐘控制端CK2，即施加于第三晶體管M3的第一端，例如圖3的驅(qū)動(dòng)模塊101適用于第一、第二時(shí)鐘控制端CK1、CK2的這種驅(qū)動(dòng)方式。反之亦然，當(dāng)?shù)诙r(shí)鐘信號(hào)CLKB施加于第一時(shí)鐘控制端CK1的時(shí)候，還要求第一時(shí)鐘信號(hào)CLK同步施加于第二時(shí)鐘控制端CK2，例如圖3的驅(qū)動(dòng)模塊102適用于第一、 第二時(shí)鐘控制端CK1、CK2的這種驅(qū)動(dòng)方式。發(fā)現(xiàn)前一級(jí)驅(qū)動(dòng)模塊101的第一時(shí)鐘控制端CK1由第一時(shí)鐘信號(hào)CLK驅(qū)動(dòng)但第二時(shí)鐘控制端CK2由反相的第二時(shí)鐘信號(hào)CLKB驅(qū)動(dòng)，后一級(jí)驅(qū)動(dòng)模塊102的第一時(shí)鐘控制端CK1由第二時(shí)鐘信號(hào)CLKB驅(qū)動(dòng)但第二時(shí)鐘控制端CK2由第一時(shí)鐘信號(hào)CLK驅(qū)動(dòng)，相鄰兩級(jí)驅(qū)動(dòng)模塊的時(shí)鐘控制端的連接方式相反，對(duì)此下文還將繼續(xù)詳細(xì)介紹。

在圖2中，第二晶體管M2、第四晶體管M4各自的第二端都輸入一個(gè)為高電平水準(zhǔn)的參考電壓VDD。針對(duì)多級(jí)驅(qū)動(dòng)模塊而言，在一個(gè)被選定的本級(jí)驅(qū)動(dòng)模塊中，第一晶體管M1的第一端用于接收一個(gè)輸入信號(hào)IN，我們定義該本級(jí)驅(qū)動(dòng)模塊的輸入信號(hào)IN實(shí)質(zhì)上是該本級(jí)驅(qū)動(dòng)模塊的上一級(jí)驅(qū)動(dòng)模塊的輸出信號(hào)Sn-1，所以該本級(jí)驅(qū)動(dòng)模塊的第一晶體管M1的第一端應(yīng)當(dāng)耦合到上一級(jí)驅(qū)動(dòng)模塊的第二公共節(jié)點(diǎn)處，用于接收上一級(jí)驅(qū)動(dòng)模塊的輸出信號(hào)Sn-1。同樣，仍然是在被選定的本級(jí)驅(qū)動(dòng)模塊中，其第二晶體管M2的柵極控制端用作接收一個(gè)重置信號(hào)或說是復(fù)位信號(hào)RESET，定義該本級(jí)驅(qū)動(dòng)模塊的復(fù)位信號(hào)RESET實(shí)質(zhì)上是該本級(jí)驅(qū)動(dòng)模塊的下一級(jí)驅(qū)動(dòng)模塊的輸出信號(hào)Sn+1，所以該本級(jí)驅(qū)動(dòng)模塊的第二晶體管M2的控制端理應(yīng)連接到下一級(jí)驅(qū)動(dòng)模塊的第二公共節(jié)點(diǎn)處，用于接收下一級(jí)驅(qū)動(dòng)模塊的輸出信號(hào)Sn+1。

事實(shí)上，在一個(gè)移位寄存器或在一個(gè)完整的陣列基板行驅(qū)動(dòng)電路GOA中，應(yīng)當(dāng)是包括多級(jí)的由圖2展示的單個(gè)驅(qū)動(dòng)模塊?，F(xiàn)在以圖3為例進(jìn)行闡明，以級(jí)聯(lián)方式設(shè)置的多級(jí)驅(qū)動(dòng)模塊串聯(lián)，多級(jí)驅(qū)動(dòng)模塊 至少是包括了首行的驅(qū)動(dòng)模塊101、第二行的驅(qū)動(dòng)模塊102、第三行的驅(qū)動(dòng)模塊103、第四行的驅(qū)動(dòng)模塊103、……及第N行的驅(qū)動(dòng)模塊等等，這些多級(jí)驅(qū)動(dòng)模塊被串聯(lián)在一起配制成一列?？梢暂p易發(fā)現(xiàn)一些規(guī)則，例如一個(gè)本級(jí)驅(qū)動(dòng)模塊102的輸出信號(hào)作為與其相鄰的上一級(jí)驅(qū)動(dòng)模塊101的復(fù)位信號(hào)RESET和同時(shí)作為與其相鄰的下一級(jí)驅(qū)動(dòng)模塊103的輸入信號(hào)IN，其他的驅(qū)動(dòng)模塊103、104等都遵循這樣的規(guī)律。較為特殊的是，業(yè)界實(shí)質(zhì)上一般會(huì)將第一個(gè)也即首行驅(qū)動(dòng)模塊101的輸入信號(hào)IN指定施加某一幀開啟信號(hào)STP-1，相應(yīng)地，在多級(jí)驅(qū)動(dòng)模塊中處于最后末尾位置處的一個(gè)末行驅(qū)動(dòng)模塊的復(fù)位信號(hào)RESET也可以被指定施加另一個(gè)相類似的幀開啟信號(hào)STP-2，但在一些不太嚴(yán)格的情況下，末行驅(qū)動(dòng)模塊的復(fù)位端RESET無輸入信號(hào)也被允許，只不過由于末行驅(qū)動(dòng)模塊沒有被復(fù)位，會(huì)導(dǎo)致末行驅(qū)動(dòng)模塊的輸出端可能一直都處于輸出狀態(tài)也即Multi-out狀態(tài)。

為了不至于因?yàn)楸疚牡挠谜Z或者措辭而引起歧義或者理解偏差，定義出本級(jí)驅(qū)動(dòng)模塊和上一級(jí)、下一級(jí)驅(qū)動(dòng)模塊的位置關(guān)系，以及定義出相鄰前一級(jí)和后一級(jí)驅(qū)動(dòng)模塊的位置關(guān)系。譬如在圖3中，除了位置較為特殊的首行和末行驅(qū)動(dòng)模塊外，以一個(gè)本級(jí)驅(qū)動(dòng)模塊N(如103)為例，該本級(jí)驅(qū)動(dòng)模塊N(如103)具有與其相鄰的上一級(jí)驅(qū)動(dòng)模塊N－1(如102)和具有與其相鄰的下一級(jí)驅(qū)動(dòng)模塊N+1(如104)，N為大于等于2的自然數(shù)。但針前后對(duì)相鄰的兩級(jí)驅(qū)動(dòng)模塊N、N+1(如103、104)兩者而言，驅(qū)動(dòng)模塊N(如103)屬于前一級(jí)驅(qū)動(dòng)模塊而驅(qū)動(dòng)模塊N+1(如104)則屬于后一級(jí)驅(qū)動(dòng)模塊。

藉此，我們?cè)谙挛闹袑⒁赃@種示例進(jìn)行詳細(xì)的示范性闡述：任意一個(gè)本級(jí)驅(qū)動(dòng)模塊N的輸出信號(hào)S_N同時(shí)作為與其相鄰的上一級(jí)驅(qū)動(dòng)模塊N－1的復(fù)位信號(hào)RESET和作為與其相鄰的下一級(jí)驅(qū)動(dòng)模塊N+1的輸入信號(hào)IN，我們還限定在前后相鄰的兩級(jí)驅(qū)動(dòng)模塊N－1、N中，前一級(jí)驅(qū)動(dòng)模塊N－1的第一時(shí)鐘控制端CK1由第一時(shí)鐘信號(hào)CLK驅(qū)動(dòng)且其第二時(shí)鐘控制端CK2由第二時(shí)鐘信號(hào)CLKB的驅(qū)動(dòng)，后一級(jí)驅(qū)動(dòng)模塊N的第一時(shí)鐘控制端CK1由第二時(shí)鐘信號(hào)CLKB驅(qū)動(dòng)且其第二時(shí)鐘控制端CK2由第一時(shí)鐘信號(hào)CLK驅(qū)動(dòng)。在一些可選的實(shí)施例中，在配置成一列的多級(jí)驅(qū)動(dòng)模塊中，屬于奇數(shù)行的驅(qū)動(dòng)模塊101、103……等的第一時(shí)鐘控制端CK1由第一時(shí)鐘信號(hào)CLK驅(qū)動(dòng)且它們的第二時(shí)鐘控制端CK2由第二時(shí)鐘信號(hào)CLKB驅(qū)動(dòng)，與此相對(duì)的是，屬于偶數(shù)行的驅(qū)動(dòng)模塊102、104……等的第一時(shí)鐘控制端CK1則由第二時(shí)鐘信號(hào)CLKB驅(qū)動(dòng)且它們的第二時(shí)鐘控制端CK2則由第一時(shí)鐘信號(hào)CLK驅(qū)動(dòng)。

參見圖4，以一個(gè)預(yù)定的周期時(shí)段(如一個(gè)常規(guī)的半幀周期)為例對(duì)多級(jí)驅(qū)動(dòng)模塊的工作機(jī)制進(jìn)行范例說明。在該預(yù)設(shè)的時(shí)段內(nèi)，第一時(shí)鐘信號(hào)CLK、第二時(shí)鐘信號(hào)CLKB在每個(gè)單位時(shí)間段都互為反相信號(hào)，而且第一時(shí)鐘信號(hào)CLK在下一個(gè)單位時(shí)間段內(nèi)的邏輯狀態(tài)與它在相鄰的上一個(gè)單位時(shí)間段的邏輯狀態(tài)相反，第二時(shí)鐘信號(hào)CLKB同樣也如此，這是時(shí)鐘信號(hào)的自身特性?，F(xiàn)在我們?cè)谠擃A(yù)設(shè)的時(shí)段內(nèi)，以在第一至第五單位時(shí)間段T1～T5執(zhí)行的一個(gè)時(shí)序控制程序?yàn)槔?，來展示第一時(shí)鐘信號(hào)CLK、第二時(shí)鐘信號(hào)CLKB的周期性 變化，第一至第五單位時(shí)間段T1～T5在時(shí)間軸上是連續(xù)的。在第一、第三、第五單位時(shí)間段T1、T3、T5的階段，第一時(shí)鐘信號(hào)CLK是處于邏輯低電平狀態(tài)而第二時(shí)鐘信號(hào)CLKB則是處于邏輯高電平狀態(tài)，同樣在第二、第四單位時(shí)間段T2、T4的階段，第一時(shí)鐘信號(hào)CLK是處于邏輯高電平狀態(tài)而第二時(shí)鐘信號(hào)CLKB則是處于邏輯低電平狀態(tài)。在一些可選的實(shí)施例中，第一時(shí)鐘信號(hào)CLK或第二時(shí)鐘信號(hào)CLKB在高電平時(shí)可以達(dá)到高電平的第一參考電壓VDD的如5.5V～7.5V的水準(zhǔn)，而它們?cè)诘碗娖降臅r(shí)候則可降至低電平的第二參考電壓VEE的如為負(fù)值的－7V～－9V水準(zhǔn)。

在圖5A～5E中，將分別對(duì)應(yīng)于時(shí)間段T1～T5來展示驅(qū)動(dòng)模塊的工作機(jī)制。

圖5A的一個(gè)本級(jí)驅(qū)動(dòng)模塊111和相鄰的下一級(jí)驅(qū)動(dòng)模塊112中各個(gè)晶體管的開關(guān)響應(yīng)動(dòng)作將配合于圖4中的第一單位時(shí)間段T1。此時(shí)設(shè)定第一單位時(shí)間段T1內(nèi)多級(jí)驅(qū)動(dòng)模塊中的每一級(jí)驅(qū)動(dòng)模塊的輸出信號(hào)S₁、……S_N-1、S_N、S_N+1……都處于初始化的高電平。針對(duì)本級(jí)驅(qū)動(dòng)模塊111而言，第一晶體管M1的柵極和第四晶體管M4的柵極此時(shí)都處于第一時(shí)鐘信號(hào)CLK的低電位而被鉗制在邏輯低電平，則第一晶體管M1和第四晶體管M4被接通。第二晶體管M2的柵極由于是連接到下一級(jí)驅(qū)動(dòng)模塊112的第二公共節(jié)點(diǎn)N'2處并且因?yàn)轵?qū)動(dòng)模塊112的輸出信號(hào)S_N+1為高電平而關(guān)斷，第三晶體管M3因?yàn)槠鋿艠O連接到導(dǎo)通的第一晶體管M1的第一端的一個(gè)輸入信號(hào)IN(即驅(qū)動(dòng)模塊111的上一級(jí)驅(qū)動(dòng)模塊的輸出信號(hào)S_N-1)，而此時(shí)輸出信號(hào)S_N-1的高 電平電位將第三晶體管M3關(guān)斷，同時(shí)，驅(qū)動(dòng)模塊111的相鄰上一級(jí)驅(qū)動(dòng)模塊的輸出信號(hào)S_N-1的高電位水準(zhǔn)還被自舉電容C1存儲(chǔ)在第一公共節(jié)點(diǎn)N1處。從而本級(jí)驅(qū)動(dòng)模塊111的輸出信號(hào)S_N為導(dǎo)通的第四晶體管M4第二端所輸入的高電平參考電壓VDD，自舉電容C1藉由其電壓保持作用Bootstrapping也會(huì)因?yàn)檩敵鲂盘?hào)S_N為高電平而同步推高第一公共節(jié)點(diǎn)N1處的電壓水準(zhǔn)。

在圖5A中，針對(duì)下一級(jí)驅(qū)動(dòng)模塊112而言，其第一晶體管M'1的柵極和第四晶體管M'4的柵極此時(shí)都是處于第二時(shí)鐘信號(hào)CLKB高電位而被鉗制在邏輯高電平，導(dǎo)致第一晶體管M'1和第四晶體管M'4關(guān)斷。其第二晶體管M'2因?yàn)轵?qū)動(dòng)模塊112的下一級(jí)驅(qū)動(dòng)模塊的輸出信號(hào)S_N+2為高電平而關(guān)斷，并且第三晶體管M'3因?yàn)樯弦粠瑒?dòng)作在第一公共節(jié)點(diǎn)N'1保留的高電平而被關(guān)斷，此時(shí)驅(qū)動(dòng)模塊112的輸出信號(hào)S_N+1大約接近于初始化的高電平水準(zhǔn)如參考電壓VDD。

圖5B是配合于圖4中的第二單位時(shí)間段T2引發(fā)的各個(gè)晶體管的響應(yīng)，并且第二單位時(shí)間段T2緊隨著第一單位時(shí)間段T1，此階段每一級(jí)驅(qū)動(dòng)模塊各自的輸出信號(hào)S₁、……S_N-1、S_N、S_N+1……仍然都處于初始化的高電平。針對(duì)本級(jí)驅(qū)動(dòng)模塊111而言，第一晶體管M1的柵極和第四晶體管M4的柵極此時(shí)都是處于第一時(shí)鐘信號(hào)CLK的高電位而被鉗制在邏輯高電平，則第一晶體管M1和第四晶體管M4關(guān)斷。第二晶體管M2因?yàn)橄乱患?jí)驅(qū)動(dòng)模塊112的輸出信號(hào)S_N+1為高電平而關(guān)斷，此時(shí)第一公共節(jié)點(diǎn)N1進(jìn)入浮置floating狀態(tài)，則第三晶體管M3因?yàn)闁艠O電位等于自舉電容C1存儲(chǔ)在第一公共節(jié)點(diǎn)N1處的高電平也 被關(guān)斷，所以驅(qū)動(dòng)模塊111在此時(shí)的輸出信號(hào)S_N仍然維持在第二公共節(jié)點(diǎn)N2處的高電平水準(zhǔn)如參考電壓VDD。

在圖5B中，針對(duì)下一級(jí)驅(qū)動(dòng)模塊112而言，其第一晶體管M'1的柵極控制端和第四晶體管M'4的柵極此時(shí)都是處于第二時(shí)鐘信號(hào)CLKB低電位而被鉗制在邏輯低電平，導(dǎo)致第一晶體管M'1和第四晶體管M'4接通。但第二晶體管M'2因?yàn)楸炯?jí)的驅(qū)動(dòng)模塊112的下一級(jí)驅(qū)動(dòng)模塊的輸出信號(hào)S_N+2為高電平而關(guān)斷，并且第三晶體管M'3因?yàn)槠鋿艠O連接到接通的第一晶體管M'1的第一端的輸入信號(hào)IN(即驅(qū)動(dòng)模塊111的輸出信號(hào)S_N)，而輸出信號(hào)S_N的高電平電位會(huì)將第三晶體管M'3關(guān)斷。與此同時(shí)，選定的本級(jí)驅(qū)動(dòng)模塊111的輸出信號(hào)S_N的高電位水準(zhǔn)還被下一級(jí)驅(qū)動(dòng)模塊112中的自舉電容C'1存儲(chǔ)在第一公共節(jié)點(diǎn)N'1處，所以此階段驅(qū)動(dòng)模塊112的輸出信號(hào)S_N+1大約等于導(dǎo)通的第四晶體管M'4的第二端所輸入的高電平水準(zhǔn)的參考電壓VDD。

圖5C是配合于圖4中的第三單位時(shí)間段T3引發(fā)的各個(gè)晶體管的響應(yīng)動(dòng)作，并且第三單位時(shí)間段T3緊隨著第二單位時(shí)間段T2，注意本級(jí)驅(qū)動(dòng)模塊111的上一級(jí)驅(qū)動(dòng)模塊的輸出信號(hào)S_N-1此時(shí)翻轉(zhuǎn)成低電平，但驅(qū)動(dòng)模塊111、112的輸出信號(hào)S_N、S_N+1仍然都處于初始化的高電平。針對(duì)本級(jí)驅(qū)動(dòng)模塊111而言，第一晶體管M1的柵極和第四晶體管M4的柵極此時(shí)都是處于第一時(shí)鐘信號(hào)CLK的低電位而被鉗制在邏輯低電平，則第一晶體管M1和第四晶體管M4被接通，第二晶體管M2因?yàn)橄乱患?jí)驅(qū)動(dòng)模塊112的輸出信號(hào)S_N+1為高電平而關(guān)斷。第三晶體管M3因?yàn)槠鋿艠O連接到導(dǎo)通狀態(tài)的第一晶體管M1的第一 端的輸入信號(hào)IN(即驅(qū)動(dòng)模塊111的上一級(jí)驅(qū)動(dòng)模塊的輸出信號(hào)S_N-1)，此時(shí)輸出信號(hào)S_N-1為低電平電位而接通第三晶體管M3，與此同時(shí)，驅(qū)動(dòng)模塊111的相鄰上一級(jí)驅(qū)動(dòng)模塊的輸出信號(hào)S_N-1的低電位水準(zhǔn)還被自舉電容C1存儲(chǔ)在第一公共節(jié)點(diǎn)N1處。此階段由于第三晶體管M3被接通使得本級(jí)驅(qū)動(dòng)模塊111的輸出信號(hào)S_N可以連接到第三晶體管M3的第一端所輸入的高電位的第二時(shí)鐘信號(hào)CLKB，再者第四晶體管M4此時(shí)也是導(dǎo)通的，確保本級(jí)驅(qū)動(dòng)模塊111的輸出信號(hào)S_N的高電平狀態(tài)的穩(wěn)定性，維持在導(dǎo)通的第四晶體管M4的第二端所輸入的參考電壓VDD水準(zhǔn)。

在圖5C中，針對(duì)下一級(jí)驅(qū)動(dòng)模塊112而言，其第一晶體管M'1的柵極和第四晶體管M'4的柵極此時(shí)都是處于第二時(shí)鐘信號(hào)CLKB高電位而被鉗制在邏輯高電平，導(dǎo)致第一晶體管M'1和第四晶體管M'4被關(guān)斷。第二晶體管M'2因?yàn)轵?qū)動(dòng)模塊112自身的下一級(jí)驅(qū)動(dòng)模塊的輸出信號(hào)S_N+2為高電平而關(guān)斷，此時(shí)第一公共節(jié)點(diǎn)N'1進(jìn)入浮置狀態(tài)，并且圖5B中輸出信號(hào)S_N的高電位水準(zhǔn)被下一級(jí)驅(qū)動(dòng)模塊112中的自舉電容C'1存儲(chǔ)在第一公共節(jié)點(diǎn)N'1處，則第三晶體管M'3因?yàn)槠鋿艠O處于自舉電容C'1存儲(chǔ)在第一公共節(jié)點(diǎn)N'1處的高電位水準(zhǔn)而被關(guān)閉，此階段驅(qū)動(dòng)模塊112的輸出信號(hào)S_N+1維持在第二公共節(jié)點(diǎn)N'2處的參考電壓VDD水準(zhǔn)。

圖5D是配合于圖4中的第四單位時(shí)間段T4引發(fā)的各個(gè)晶體管的響應(yīng)動(dòng)作，并且第四單位時(shí)間段T4緊隨著第三單位時(shí)間段T3。注意在上文提及的預(yù)定的周期時(shí)段內(nèi)，該本級(jí)驅(qū)動(dòng)模塊111的上一級(jí)驅(qū)動(dòng) 模塊的輸出信號(hào)S_N-1在第三單位時(shí)間段T3內(nèi)翻轉(zhuǎn)成低電平，但是輸出信號(hào)S_N-1在第三單位時(shí)間段T3之前具有高電平邏輯狀態(tài)并且在第三單位時(shí)間段T3結(jié)束之后仍然返回至高電平邏輯狀態(tài)。在在時(shí)間段T4的階段驅(qū)動(dòng)模塊112的輸出信號(hào)S_N+1以及驅(qū)動(dòng)模塊112的下一級(jí)的驅(qū)動(dòng)模塊的輸出信號(hào)S_N+2仍然都處于高電平，輸出信號(hào)S_N-1也處于高電平。針對(duì)本級(jí)驅(qū)動(dòng)模塊111而言，第一晶體管M1的柵極和第四晶體管M4的柵極此時(shí)都是處于第一時(shí)鐘信號(hào)CLK的高電位而被鉗制在邏輯高電平，則第一晶體管M1和第四晶體管M4被關(guān)斷，以及第二晶體管M2因?yàn)橄乱患?jí)驅(qū)動(dòng)模塊112的輸出信號(hào)S_N+1為高電平而關(guān)斷。此外因?yàn)閳D5C中存儲(chǔ)在第一公共節(jié)點(diǎn)N1為低電平，則在圖5D中第三晶體管M3因?yàn)槠鋿艠O電位大約等于自舉電容C1存儲(chǔ)在浮置的第一公共節(jié)點(diǎn)N1處的低電平而被接通。此階段選定的本級(jí)驅(qū)動(dòng)模塊111的輸出信號(hào)S_N連接于導(dǎo)通的第三晶體管M3的第一端，而第三晶體管M3的第一端所輸入的第二時(shí)鐘信號(hào)CLKB為低電平水準(zhǔn)，如參考電壓VEE，所以輸出信號(hào)S_N輸入的是低電平。從而在第四單位時(shí)間段T4，實(shí)現(xiàn)了將第三單位時(shí)間段T3提供給驅(qū)動(dòng)模塊111的一個(gè)信號(hào)S_N-1的邏輯低電平在第四單位時(shí)間段T4移位到驅(qū)動(dòng)模塊111的輸出信號(hào)S_N。

在圖5D中，針對(duì)下一級(jí)驅(qū)動(dòng)模塊112而言，其第一晶體管M'1的柵極和第四晶體管M'4的柵極此時(shí)都是處于第二時(shí)鐘信號(hào)CLKB的低電位而被鉗制在邏輯低電平，導(dǎo)致第一晶體管M'1和第四晶體管M'4被接通。第二晶體管M'2因?yàn)轵?qū)動(dòng)模塊112自身的下一級(jí)驅(qū)動(dòng)模塊的輸出信號(hào)S_N+2為高電平而關(guān)斷，并且第三晶體管M'3因?yàn)槠鋿艠O 連接于導(dǎo)通的第一晶體管M'1的第一端所輸入的驅(qū)動(dòng)模塊111的輸出信號(hào)S_N，但輸出信號(hào)S_N此時(shí)是低電平水準(zhǔn)從而接通第三晶體管M'3，同時(shí)，此階段選定的本級(jí)驅(qū)動(dòng)模塊111的輸出信號(hào)S_N的低電平水準(zhǔn)還被驅(qū)動(dòng)模塊112中的自舉電容C'1存儲(chǔ)在第一公共節(jié)點(diǎn)N'1處。由于第三晶體管M'3被接通使得驅(qū)動(dòng)模塊112的輸出信號(hào)S_N+1可以連接到第三晶體管M'3的第一端所輸入的高電位的第一時(shí)鐘信號(hào)CLK，再者還因?yàn)轵?qū)動(dòng)模塊112的輸出信號(hào)S_N+1連接到導(dǎo)通的第四晶體管M'4的第二端所輸入的參考電壓VDD，進(jìn)一步可以確保輸出信號(hào)S_N+1處于參考電壓VDD的高電位水準(zhǔn)。

圖5E是配合于圖4中的第五單位時(shí)間段T5引發(fā)的各個(gè)晶體管的響應(yīng)動(dòng)作，并且第五單位時(shí)間段T5緊隨著第四單位時(shí)間段T4，注意本級(jí)驅(qū)動(dòng)模塊111的上一級(jí)驅(qū)動(dòng)模塊的輸出信號(hào)S_N-1在此階段是高電平。針對(duì)本級(jí)驅(qū)動(dòng)模塊111而言，第一晶體管M1的柵極和第四晶體管M4的柵極此時(shí)都是處于第一時(shí)鐘信號(hào)CLK的低電位而被鉗制在邏輯低電平，則第一晶體管M1和第四晶體管M4接通，自舉電容C1此前存儲(chǔ)在第一公共節(jié)點(diǎn)N1處低電平由于接通的第一晶體管M1的第一端輸入的高電平輸出信號(hào)S_N-1而蛻變成高電平，使得第三晶體管M3關(guān)斷，本級(jí)驅(qū)動(dòng)模塊111的輸出信號(hào)S_N維持在導(dǎo)通的第四晶體管M4的第二端所輸入的參考電壓VDD。

在圖5E中，針對(duì)下一級(jí)驅(qū)動(dòng)模塊112而言，第一晶體管M'1的柵極和第四晶體管M'4的柵極此時(shí)都是處于第二時(shí)鐘信號(hào)CLKB的高電位而被鉗制在邏輯高電平，導(dǎo)致第一晶體管M'1和第四晶體管M'4被 關(guān)斷。第二晶體管M'2因?yàn)轵?qū)動(dòng)模塊112自身的下一級(jí)驅(qū)動(dòng)模塊的輸出信號(hào)S_N+2為高電平而關(guān)斷，并且第三晶體管M'3因?yàn)槠鋿艠O電位等于自舉電容C'1于圖5D存儲(chǔ)在第一公共節(jié)點(diǎn)N'1處的低電位水準(zhǔn)而被接通，此階段驅(qū)動(dòng)模塊112的輸出信號(hào)S_N+1連接到導(dǎo)通的第三晶體管M'3的第一端所輸入的第一時(shí)鐘信號(hào)CLK，而第一時(shí)鐘信號(hào)CLK處于低電平水準(zhǔn)，如參考電壓VEE，則第四單位時(shí)間段T4驅(qū)動(dòng)模塊111的一個(gè)輸出信號(hào)S_N的邏輯低電平在第五單位時(shí)間段T5移位到驅(qū)動(dòng)模塊112的輸出信號(hào)S_N+1。此時(shí)，因?yàn)轵?qū)動(dòng)模塊112的低電平狀態(tài)的輸出信號(hào)S_N+1還被輸送到驅(qū)動(dòng)模塊111中第二晶體管M2的柵極，則驅(qū)動(dòng)模塊111中第二晶體管M2會(huì)被接通，從而進(jìn)一步導(dǎo)致驅(qū)動(dòng)模塊111中的自舉電容C1連接在第一公共節(jié)點(diǎn)N1處的一端通過導(dǎo)通的第二晶體管M2而耦合到第二晶體管M2的第二端，上文已經(jīng)告知第二晶體管M2的第二端輸入了高電平的參考電壓VDD，所以第一公共節(jié)點(diǎn)N1被限定在高電平狀態(tài)，確保第三晶體管M3是關(guān)斷的。

再參見圖4，在第五單位時(shí)間段T5結(jié)束之后緊接著的一個(gè)單位時(shí)間段內(nèi)，第一時(shí)鐘信號(hào)CLK翻轉(zhuǎn)成高電平而第二時(shí)鐘信號(hào)CLKB翻轉(zhuǎn)成低電平，也就說在整個(gè)預(yù)設(shè)時(shí)段中執(zhí)行完T1～T5的時(shí)序控制程序后的其他時(shí)段內(nèi)，第一時(shí)鐘信號(hào)CLK、第二時(shí)鐘信號(hào)CLKB重復(fù)T2、T1單位時(shí)間段的動(dòng)作，但本級(jí)驅(qū)動(dòng)模塊111的輸出信號(hào)S_N一直為VDD高電平不變。相當(dāng)于針對(duì)任意相鄰的兩級(jí)驅(qū)動(dòng)模塊N－1、N而言，前一級(jí)驅(qū)動(dòng)模塊N－1的輸出信號(hào)S_N-1在一個(gè)預(yù)設(shè)單位時(shí)間段T3之前具有高電平邏輯狀態(tài)，但在預(yù)設(shè)單位時(shí)間段T3內(nèi)翻轉(zhuǎn)至低電平邏輯狀 態(tài)并在預(yù)設(shè)單位時(shí)間段T3結(jié)束后返回至高電平邏輯狀態(tài)，而相鄰的后一級(jí)驅(qū)動(dòng)模塊N的輸出信號(hào)S_N在該預(yù)設(shè)單位時(shí)間段T3的下一個(gè)單位時(shí)間段T4之前具有高電平邏輯狀態(tài)，但在該下一個(gè)單位時(shí)間段T4內(nèi)翻轉(zhuǎn)至低電平邏輯狀態(tài)并在該下一個(gè)單位時(shí)間段T4結(jié)束后返回至高電平邏輯狀態(tài)。這種規(guī)律對(duì)于前后相鄰的兩級(jí)驅(qū)動(dòng)模塊都適用，因?yàn)閺谋举|(zhì)上來說，實(shí)現(xiàn)移位就是本發(fā)明多級(jí)驅(qū)動(dòng)模塊的目標(biāo)之一。最終我們會(huì)發(fā)現(xiàn)，多級(jí)驅(qū)動(dòng)模塊各自的輸出信號(hào)S₁、……S_N-1、S_N、S_N+1……的集合構(gòu)成一系列非交疊的時(shí)序脈沖信號(hào)，例如任選一個(gè)輸出信號(hào)S_N-1它在預(yù)設(shè)的單位時(shí)間段T3具有低電平狀態(tài)，相鄰的輸出信號(hào)S_N在下一個(gè)單位時(shí)間段T4具有的低電平狀態(tài)，但輸出信號(hào)S_N-1、S_N卻不會(huì)在任何同一個(gè)單位時(shí)間段上交疊而同步進(jìn)入低電平。該驅(qū)動(dòng)電路GOA產(chǎn)生的一系列非交疊的時(shí)序脈沖信號(hào)[S₁、…S_N-1、S_N、S_N+1…]典型的用作像素電路陣列的行選通控制信號(hào)，例如為AMOLED的像素電路提供柵極控制信號(hào)。

在一些可選的實(shí)施例中，驅(qū)動(dòng)模塊101是一列中的一個(gè)首行驅(qū)動(dòng)模塊，相當(dāng)于驅(qū)動(dòng)模塊101并無相鄰的上一級(jí)驅(qū)動(dòng)模塊，則驅(qū)動(dòng)模塊101的輸入信號(hào)IN端所耦合的一個(gè)輸入信號(hào)(例如需要提供的輸出信號(hào)S_N-1)并不能從上一級(jí)驅(qū)動(dòng)模塊擷取，但可以采用由某一幀開啟信號(hào)STP-1用作輸出信號(hào)S_N-1來提供給驅(qū)動(dòng)模塊101，即利用其他驅(qū)動(dòng)元件傳送的幀開啟信號(hào)STP-1(輸出信號(hào)S_N-1)用來觸發(fā)啟動(dòng)圖4中的首個(gè)驅(qū)動(dòng)模塊101，并產(chǎn)生輸出信號(hào)S_N-1在后續(xù)的每個(gè)單元時(shí)間段的逐步移位效果。

以上，通過說明和附圖，給出了具體實(shí)施方式的特定結(jié)構(gòu)的典型實(shí)施例，上述發(fā)明提出了現(xiàn)有的較佳實(shí)施例，但這些內(nèi)容并不作為局限。對(duì)于本領(lǐng)域的技術(shù)人員而言，閱讀上述說明后，各種變化和修正無疑將顯而易見。因此，所附的權(quán)利要求書應(yīng)看作是涵蓋本發(fā)明的真實(shí)意圖和范圍的全部變化和修正。在權(quán)利要求書范圍內(nèi)任何和所有等價(jià)的范圍與內(nèi)容，都應(yīng)認(rèn)為仍屬本發(fā)明的意圖和范圍內(nèi)。