驅動電路、goa單元、goa電路及顯示裝置制造方法

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驅動電路、goa單元、goa電路及顯示裝置制造方法
【專利摘要】本實用新型的實施例提供一種驅動電路、GOA單元、GOA電路及顯示裝置，涉及顯示器制造領域，能夠提高電路響應速度，減少漏電流。該驅動電路包括：至少一個上拉和下拉單元，所述上拉和下拉單元用于對控制的節(jié)點電壓進行上拉或下拉；所述至少一個上拉和下拉單元中至少包含一個雙柵極晶體管，所述雙柵極晶體管用于在導通狀態(tài)下加速對所述節(jié)點的充電或放電；或者，所述雙柵極晶體管用于在截止狀態(tài)下減少通過所述節(jié)點的漏電流。本實用新型的實施例用于顯示器制造。
【專利說明】
【技術領域】
[0001] 本實用新型涉及顯示器制造領域，尤其涉及一種驅動電路、G0A單元、G0A電路及顯示裝置。驅動電路、GOA單元、GOA電路及顯示裝置

【背景技術】
[0002] 近些年來顯示器的發(fā)展呈現(xiàn)出了高集成度，低成本的發(fā)展趨勢。其中一項非常重要的技術就是GOA (Gate Driver on Array，陣列基板行驅動）的技術量產(chǎn)化的實現(xiàn)。利用 G0A技術將柵極開關電路集成在顯示面板的陣列基板上，從而可以省掉柵極驅動集成電路部分，以從材料成本和制作工藝兩方面降低產(chǎn)品成本。這種利用G0A技術集成在陣列基板上的柵極開關電路也稱為G0A電路或移位寄存器電路，其中該柵極開關電路中的每個移位寄存器也稱G0A單元。
[0003] 其中，移位寄存器電路包括若干個移位寄存器，每一移位寄存器對應一條柵線，具體的每一移位寄存器的輸出端連接一條柵線；且一移位寄存器的輸出端連接下一移位寄存器的輸入端。現(xiàn)有移位寄存器中上拉/下拉TFT (Thin Film Transistor,薄膜場效應晶體管)控制結構一般都采用單柵極TFT。該結構可以適用于a-Si TFT，但是當變更為氧化物 TFT時，由于閾值電壓Vth過低，電路響應緩慢，造成漏電嚴重，甚至使得移位寄存器不能正常工作。實用新型內容
[0004] 本實用新型的實施例提供一種驅動電路、G0A單元、G0A電路及顯示裝置，能夠提高電路響應速度，減少漏電流。
[0005] 為達到上述目的，本實用新型的實施例采用如下技術方案：
[0006] 一方面，提供一種驅動電路，至少一個上拉和下拉單元，所述上拉和下拉單元用于對控制的節(jié)點電壓進行上拉或下拉；
[0007] 所述至少一個上拉和下拉單元中至少包含一個雙柵極晶體管，
[0008] 所述雙柵極晶體管用于在導通狀態(tài)下加速對所述節(jié)點的充電或放電；
[0009] 或者，所述雙柵極晶體管用于在截止狀態(tài)下減少通過所述節(jié)點的漏電流。
[0010] 可選的，同一個雙柵極晶體管的第二柵極連接控制信號輸入單元，所述控制信號輸入單元用于向所述同一個雙柵極晶體管的第二柵極提供與所述同一個雙柵極晶體管第一柵極相同的時序信號。
[0011] 可選的，包括至少一上拉和下拉單元，上拉和下拉單元中均至少包含一個雙柵極晶體管，所述上拉和下拉單元的雙柵極晶體管的第二柵極連接控制信號輸入單元，所述控制信號輸入單元用于向所述上拉和下拉單元的雙柵極晶體管的第二柵極提供不同時序信號。
[0012] 可選的，包括至少一個上拉和下拉單元，連接第一信號端、第二信號端、第一信號輸入端、控制節(jié)點和第二信號輸入端；用于在所述第一信號輸入端的信號控制下將所述控制節(jié)點的電壓與所述第一信號端拉齊，或者在所述第二信號輸入端的控制下將所述控制節(jié) 點的電壓與所述第二信號端拉齊。
[0013] 可選的，所述上拉和下拉單元包括上拉子單元和下拉子單元；
[0014] 所述上拉子單元包含一個雙柵極晶體管，該雙柵極晶體管的第二柵極和第一柵極連接相同的時序信號，該雙柵極晶體管的源極連接第一信號端，該雙柵極晶體管的漏極連接所述控制節(jié)點；
[0015]和\ 或，
[0016] 所述下拉子單元包括一個雙柵極晶體管，該雙柵極晶體管第二柵極和第一柵極連接相同時序信號，源極連接第二信號端，漏極連接所述控制節(jié)點。
[0017] -方面，提供一種G0A單兀，包括：任一上述的驅動電路。
[0018] 可選的，所述G0A單元，包括：
[0019] 第一上拉和下拉單兀，連接第一電壓端、第二電壓端、信號輸入端、第一節(jié)點和第二節(jié)點；用于在所述信號輸入端的信號控制下將所述第一節(jié)點的電壓與所述第一電壓端拉齊，或者在所述第二節(jié)點的控制下將所述第一節(jié)點的電壓與所述第二電壓端拉齊；
[0020] 第二上拉和下拉單元，連接第二時鐘信號端、所述第一電壓端、第二電壓端、信號輸入端、第一節(jié)點和第二節(jié)點；用于在所述第二時鐘信號端信號的控制下將所述第二節(jié)點的電壓與所述第一電壓端的電壓拉齊，或者在所述信號輸入端的信號控制下將所述第二節(jié) 點的電壓與所述第二電壓端拉齊；
[0021] 第三上拉和下拉單元，連接第一時鐘信號端、輸出端、所述第一節(jié)點、第二節(jié)點和所述第二電壓端；用于在所述第一節(jié)點的控制下將所述第一時鐘信號端的信號在所述輸出端輸出，或者在所述第二節(jié)點的控制下將所述輸出端的電壓與所述第二電壓端拉齊。
[0022] 可選的，所述第一上拉和下拉單元，包括第一晶體管和第二晶體管，所述第一晶體管的源極連接所述第一電壓端，所述第一晶體管的漏極連接所述第一節(jié)點；所述第一晶體管的第一柵極連接所述信號輸入端；
[0023] 所述第二晶體管的源極連接所述第一節(jié)點，所述第二晶體管的漏極連接所述第二電壓端，所述第二晶體管的第一柵極連接所述第二節(jié)點；
[0024] 所述第二上拉和下拉單元，包括第三晶體管和第四晶體管，所述第三晶體管的源極連接所述第一電壓端，所述第三晶體管的漏極連接所述第二節(jié)點，所述第三晶體管的第一柵極連接所述第二時鐘信號端；
[0025] 所述第四晶體管的源極連接所述第二節(jié)點，所述第四晶體管的漏極連接所述第二電壓端，所述第四晶體管的柵極連接所述信號輸入端；
[0026] 所述第三上拉和下拉單元，包括第五晶體管和第六晶體管，所述第五晶體管的源極連接所述第一時鐘信號端，所述第五晶體管的漏極連接所述輸出端，所述第五晶體管的柵極連接所述第一節(jié)點；
[0027] 所述第六晶體管的源極連接所述輸出端，所述第六晶體管的漏極連接所述第二電壓端，所述第六晶體管的柵極連接所述第二節(jié)點。
[0028] 可選的，所述第一晶體管、第二晶體管、第三晶體管、第四晶體管、第五晶體管和第六晶體管中包含至少一個雙柵極晶體管時，所述至少一個雙柵極晶體管中的每個晶體管還包括第二柵極，所述至少一個雙柵極晶體管中同一個雙柵極晶體管的第一柵極和第二柵極輸入相同的時序信號。
[0029] 可選的，所述同一個雙柵極晶體管的第二柵極連接控制信號輸入單元，所述控制信號輸入單元用于向所述同一個雙柵極晶體管的第二柵極提供與所述同一個雙柵極晶體管第一柵極相同的時序信號。
[0030] 可選的，第一上拉和下拉單兀，連接信號輸入端、第一節(jié)點、第二電壓端，第一上拉和下拉單元還連接第二節(jié)點和/或第四節(jié)點，用于在所述信號輸入端的控制下將所述第一節(jié)點的電壓與所述信號輸入端的電壓拉齊，或者，在所述第二節(jié)點和/或所述第四節(jié)點的控制下將所述第一節(jié)點的電壓與所述第二電壓端拉齊；
[0031] 第二上拉和下拉單元，連接第二時鐘信號端、第一電壓端、所述第二節(jié)點和所述第二電壓端；用于在所述第二時鐘信號端的控制下將所述第二節(jié)點的電壓與所述第一電壓端拉齊，或者，在所述信號輸入端的控制下將所述第二節(jié)點的電壓與所述第一電壓端拉齊；
[0032] 第三上拉和下拉單元，連接第三電壓端、第四節(jié)點、第四電壓端、所述第一節(jié)點和第二時鐘信號端；用于在所述第二時鐘信號的控制下將所述第四節(jié)點的電壓與所述第三電壓端拉齊，或者，在所述第一節(jié)點的控制下將所述第四節(jié)點的電壓與所述第四電壓端拉齊；
[0033] 第四上拉和下拉單元，連接第三電壓端、所述第三節(jié)點、第四節(jié)點和第四電壓端，用于在所述第三電壓端的控制下將所述第三節(jié)點的電壓與所述第三電壓端拉齊，或者，將在所述第四節(jié)點的控制下將所述第三節(jié)點的電壓與所述第四電壓端拉齊；
[0034] 第五上拉和下拉單元，連接第一時鐘信號端和輸出端，所述第五上拉和下拉單元還連接所述第一節(jié)點和/或第三節(jié)點，所述第五上拉和下拉單元還連接所述第二節(jié)點和/ 或第四節(jié)點；用于在所述第一節(jié)點和/或第三節(jié)點的控制下將所述第一時鐘信號端的信號在所述輸出端輸出，或者在所述第二節(jié)點和/或所述第四節(jié)點的控制下將所述輸出端的電壓與所述第二電壓端拉齊。
[0035] 可選的，所述第一上拉和下拉單元，包括第一晶體管和第二晶體管，所述第一晶體管的源極連接所述信號輸入端，所述第一晶體管的第一柵極連接所述信號輸入端，所述第一晶體管的漏極連接所述第一節(jié)點；
[0036] 所述第二晶體管的源極連接所述第一節(jié)點，所述第二晶體管的漏極連接第二電壓端，所述第二晶體管的第一柵極連接所述第二節(jié)點或所述第四節(jié)點；
[0037] 所述第二上拉和下拉單元，包括第三晶體管和第四晶體管，所述第三晶體管的源極連接所述第一電壓端，所述第三晶體管的樓極連接所述第二節(jié)點，所述第三晶體管的第一柵極連接所述第二時鐘信號端；
[0038] 所述第四晶體管的源極連接所述第二節(jié)點，所述第四晶體管的漏極連接所述第二電壓端，所述第四晶體管的第一柵極連接所述信號輸入端；
[0039] 所述第三上拉和下拉單元，包括第五晶體管和第六晶體管，所述第五晶體管的源極連接第三電壓端，所述第五晶體管的漏極連接所述第四節(jié)點，所述第五晶體管的第一柵極連接所述第二時鐘信號端；
[0040] 所述第六晶體管的源極連接所述第四節(jié)點，所述第六晶體管的漏極連接所述第四電壓端，所述第六晶體管的第一柵極連接所述第一節(jié)點；
[0041] 所述第四上拉和下拉單元，包括第七晶體管和第八晶體管，所述第七晶體管的源極連接所述第三電壓端，所述第七晶體管的第一柵極連接所述第三電壓端，所述第七晶體管的漏極連接所述第三節(jié)點；
[0042] 所述第八晶體管的源極連接所述第三節(jié)點，所述第八晶體管的第一柵極連接所述第四節(jié)點，所述第八晶體管的漏極連接所述第四電壓端；
[0043] 所述第五上拉和下拉單元，包括第九晶體管和第十晶體管，所述第九晶體管的源極連接所述第一時鐘信號端，所述第九晶體管的第一柵極連接所述第一節(jié)點或所述第三節(jié) 點，所述第九晶體管的漏極連接所述輸出端；
[0044] 所述第十晶體管的源極連接所述輸出端，所述第十晶體管的第一柵極連接所述第二節(jié)點或所述第四節(jié)點，所述第十晶體管的漏極連接所述第二電壓端。
[0045] 可選的，所述第一晶體管、第三晶體管、第四晶體管、第五晶體管、第六晶體管、第七晶體管和第八晶體管中包含至少一個雙柵極晶體管時，所述至少一個雙柵極晶體管中每個晶體管還包括第二柵極，其中所述至少一個雙柵極晶體管中同一個雙柵極晶體管的第一柵極和第二柵極輸入相同的時序信號；
[0046] 或者，
[0047] 所述第二晶體管為雙柵極晶體管時，所述第二晶體管包括第二柵極所述第二晶體管的第二柵極連接所述第四節(jié)點或所述第二節(jié)點；
[0048] 或者，
[0049] 第九晶體管為雙柵極晶體管時，所述第九晶體管包括第二柵極所述第九晶體管第二柵極連接所述第三節(jié)點或所述第一節(jié)點；
[0050] 或者，
[0051] 第十晶體管為雙柵極晶體管時，所述第十晶體管包括第二柵極所述第十晶體管第二柵極連接所述第四節(jié)點或所述第二節(jié)點。
[0052] 可選的，所述同一個雙柵極晶體管的第二柵極連接控制信號輸入單元，所述控制信號輸入單元用于向所述同一個雙柵極晶體管的第二柵極提供與所述同一個雙柵極晶體管第一柵極相同的時序信號。
[0053] -方面，提供一種G0A電路，包括串聯(lián)的至少一個上述任一 G0A單兀。
[0054] -方面，提供一種顯示裝置，包括：上述的G0A電路。
[0055] 本實用新型的實施例提供的驅動電路、G0A單元、G0A電路及顯示裝置，通過在驅動電路中設置雙柵極晶體管，使得上拉和下拉單元對控制的節(jié)點電壓進行上拉或下拉能夠加速對所述節(jié)點的充電或放電，或者所減少通過所述節(jié)點的漏電流，從而能夠提高電路響應速度，減少漏電流。

【專利附圖】

【附圖說明】
[0056] 為了更清楚地說明本實用新型實施例或現(xiàn)有技術中的技術方案，下面將對實施例或現(xiàn)有技術描述中所需要使用的附圖作簡單地介紹。
[0057] 圖1為本實用新型的實施例提供的一種驅動電路的結構示意圖；
[0058] 圖2為本實用新型的另一實施例提供的一種驅動電路的結構示意圖；
[0059] 圖3為本實用新型的實施例提供的一種G0A電路的結構示意圖；
[0060] 圖4為本實用新型的實施例提供的一種G0A單元的結構示意圖；
[0061] 圖5為本實用新型的另一實施例提供的一種GOA單元的結構示意圖；
[0062] 圖6為本實用新型的實施例提供的上拉和下拉單元的連接結構示意圖；
[0063] 圖7為本法明的實施例提供的一種G0A單元的時序信號示意圖；
[0064] 圖8為本實用新型再一實施例提供的一種G0A單元的結構示意圖；
[0065] 圖9為本實用新型的又一實施例提供的一種G0A單元的結構示意圖；
[0066] 圖10為本實用新型的另一實施例提供的一種G0A單元的時序信號示意圖；
[0067] 圖11為本實用新型的一實施例提供的一種雙柵晶體管示意圖。

【具體實施方式】
[0068] 下面將結合本實用新型實施例中的附圖，對本實用新型實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅是本實用新型一部分實施例，而不是全部的實施例。
[0069] 本實用新型所有實施例中采用的晶體管均可以為薄膜晶體管或場效應管或其他特性相同的器件，由于這里采用的晶體管的源極、漏極是對稱的，所以其源極、漏極是沒有區(qū)別的。在本實用新型實施例中，為區(qū)分晶體管除柵極之外的兩極，將其中一極稱為源極，另一極稱為漏極。按附圖中的形態(tài)規(guī)定晶體管的中間端為柵極、信號輸入端為源極、信號輸出端為漏極。此外本實用新型實施例所采用的晶體管為P或N型晶體管，P型晶體管在柵極為低電平時導通，N型晶體管為在柵極為高電平時導通。
[0070] 本實用新型的實施例提供一種驅動電路，如圖1所示，包括至少一個上拉和下拉單元1，所述上拉和下拉單元1用于對控制的節(jié)點電壓進行上拉或下拉；其中圖1中以ro 節(jié)點為例；
[0071] 所述至少一個上拉和下拉單元中至少包含一個雙柵極晶體管，
[0072] 所述雙柵極晶體管用于在導通狀態(tài)下加速對所述節(jié)點的充電或放電；
[0073] 或者，所述雙柵極晶體管用于在截止狀態(tài)下減少通過所述節(jié)點的漏電流。其中圖 1中示出的包含兩個雙柵極晶體管Tu和Td，可以理解的是只包含其中任一一個也是本實用新型所保護的實施例。
[0074] 可以理解的是，對于上拉和下拉單元1對控制的節(jié)點電壓的上拉和下拉可以是同時發(fā)生的也可以是不同時發(fā)生的，即上拉和下拉單元1中只可能僅包含一個用于對控制的節(jié)點電壓下拉的雙柵極晶體管或者僅包含一個用于對控制的節(jié)點電壓上拉的雙柵極晶體管；或者同時包含用于對控制的節(jié)點電壓下拉的雙柵極晶體管和用于對控制的節(jié)點電壓上拉的雙柵極晶體管。當然在包含上述的兩個雙柵極晶體管時，當這兩個雙柵極晶體管同時導通時便可實現(xiàn)對控制的節(jié)點電壓的上拉和下拉同時發(fā)生。此外本實用新型對雙柵極晶體管的具體形式不做限定，即該雙柵極晶體管可以為底柵、頂柵形式的雙柵極晶體管(例如：雙柵晶體管具有位于有源層不同側的第一柵極(可以稱為頂柵）和第二柵極(可以稱為底柵)），其中底柵和頂柵可以采用對等的面積也可以采用不對等的面積，如底柵與有源層的面積大致相同，頂柵位于晶體管的源漏電極之間的間隔中；或者雙柵極晶體管為兩個柵極位于有源層同一側的雙柵極晶體管，本實用新型中的所有示意圖均是采用底柵、頂柵形式的雙柵極晶體管為例進行說明。底柵、頂柵形式的雙柵極晶體管的其中一個示例如圖11所示，該雙柵極晶體管包括基板101，第二柵極102 (底柵)，絕緣層103,有源層104,蝕刻阻擋層，源極106,漏極107,第一柵極108 (頂柵)，鈍化層109。
[0075] 可選的，本實用新型提供的晶體管可以為非晶硅晶體管、低溫多晶硅晶體管以及氧化物晶體管等多種形式的晶體管，其中優(yōu)選為氧化物晶體管。
[0076] 可選的，同一個雙柵極晶體管的第二柵極連接控制信號輸入單元4,所述控制信號輸入單元4用于向所述同一個雙柵極晶體管的第二柵極提供與所述同一個雙柵極晶體管第一柵極相同的時序信號。如圖2所示，Tu的頂柵連接gl、底柵連接g2 ;Td的頂柵連接g3、底柵連接g4,其中g2連接的底柵通過控制信號輸入單元4獲取與gl連接的頂柵相同的時序信號；g4連接的底柵通過控制信號輸入單元4獲取與g3連接的頂柵相同的時序信號。
[0077] 可選的，驅動電路，包括至少一上拉和下拉單元1，上拉和下拉單元1中均至少包含一個雙柵極晶體管，所述上拉和下拉單元1的雙柵極晶體管的第二柵極連接控制信號輸入單元4,所述控制信號輸入單元4用于向所述上拉和下拉單元的雙柵極晶體管的第二柵極提供不同時序信號?？梢岳斫獾氖钱旘寗与娐钒瑑蓚€以上的上拉和下拉單元1，并且每個上拉下拉單元均至少包含一個雙柵極晶體管時，每個雙柵極晶體管的第二柵極輸入不相同的時序信號。
[0078] 進一步可選的，參照圖1或2所示，驅動電路包括至少一個上拉和下拉單元1，連接第一信號端S1、第二信號端S2、第一信號輸入端gl、控制節(jié)點ro和第二信號輸入端g3 ; 用于在所述第一信號輸入端gl的信號控制下將所述控制節(jié)點ro的電壓與所述第一信號端 si拉齊，或者在所述第二信號輸入端g3的控制下將所述控制節(jié)點ro的電壓與所述第二信號端S2拉齊。
[0079] 如圖1或2所示，所述上拉和下拉單元1包括上拉子單元2和下拉子單元3 ;
[0080] 所述上拉子單元2包含一個雙柵極晶體管Tu，該雙柵極晶體管Tu的第二柵極(連接g2)和第一柵極(連接gl)連接相同或不同的時序信號，該雙柵極晶體管的源極連接第一信號端si，該雙柵極晶體管的漏極連接所述控制節(jié)點ro ;
[0081] 和\ 或，
[0082] 所述下拉子單元3包括一個雙柵極晶體管Td，該雙柵極晶體管Td第二柵極(連接 g4)和第一柵極(連接g3)連接相同或不同的時序信號，源極連接第二信號端S2,漏極連接所述控制節(jié)點ro。
[0083] 本實用新型的實施例提供的驅動電路，通過在驅動電路中設置雙柵極晶體管，使得上拉和下拉單元對控制的節(jié)點電壓進行上拉或下拉能夠加速對所述節(jié)點的充電或放電，或者所減少通過所述節(jié)點的漏電流，從而能夠提高電路響應速度，減少漏電流。
[0084] 本實用新型的實施例提供上述驅動電路的驅動方法，其中所述驅動電路包括至少包含一個雙柵極晶體管時，包括：
[0085] 導通所述雙柵極晶體管，加速對所述雙柵極晶體管漏極控制的節(jié)點的充電或放電；
[0086]或者，
[0087] 截止所述雙柵極晶體管，減少通過所述雙柵極晶體管源極控制的節(jié)點的漏電流。
[0088] 可選的，在所述雙柵極晶體管的第一柵極和第二柵極輸入相同或者不相同的時序信號；所述雙柵極晶體管的第一柵極和第二柵極連接。
[0089] 本實用新型的實施例提供的驅動方法，通過在驅動電路中設置雙柵極晶體管，使得上拉和下拉單元對控制的節(jié)點電壓進行上拉或下拉能夠加速對所述節(jié)點的充電或放電，或者所減少通過所述節(jié)點的漏電流，從而能夠提高電路響應速度，減少漏電流。
[0090] 本實用新型實施例提供的一種G0A電路，包括串聯(lián)的多個G0A，除第一個G0A單元和最后一個G0A單元外，每個G0A單元的輸入端連接至少一級前邊的G0A單元。例如：每個 G0A單元的輸入端連接相鄰的上一 G0A單元的輸出端。
[0091] 具體的，如圖3所示G0A電路，包括若干個串聯(lián)的G0A單元，其中G0A單元SR1的輸出端0UTPUT1連接一條柵線0G1，同時連接G0A單元SR2的輸入端INPUT2 ;G0A單元SR2 的輸出端0UTPUT2連接G0A單元SR3的輸入端INPUT3,同時連接一條柵線0G2,其他的G0A 單元依照此方法連接。進一步的，每個G0A單元都有預定數(shù)量的時鐘信號和固定電壓輸入以在固定的時間段提供正常的工作電壓。
[0092] 其中，每個G0A單元均包含上述的任一驅動電路，具體的包括：至少一個上拉和下拉單元，所述上拉和下拉單元中至少包含一個雙柵極晶體管，所述上拉和下拉單元用于對控制的節(jié)點電壓進行上拉或下拉；
[0093] 所述雙柵極晶體管用于在導通狀態(tài)下加速對所述節(jié)點的充電或放電；
[0094] 或者，所述雙柵極晶體管用于在截止狀態(tài)下減少通過所述節(jié)點的漏電流?？梢岳?解的是，對于上拉和下拉單元對控制的節(jié)點電壓的上拉和下拉可以是同時發(fā)生的也可以是不同時發(fā)生的，即上拉和下拉單元中只可能僅包含一個用于對控制的節(jié)點電壓下拉的雙柵極晶體管或者僅包含一個用于對控制的節(jié)點電壓上拉的雙柵極晶體管；或者同時包含用于對控制的節(jié)點電壓下拉的雙柵極晶體管和用于對控制的節(jié)點電壓上拉的雙柵極晶體管，當然在包含上述的兩個雙柵極晶體管時，當這兩個雙柵極晶體管同時導通時便可實現(xiàn)對控制的節(jié)點電壓的上拉和下拉同時發(fā)生。此外本實用新型對雙柵極晶體管的具體形式不做限定，即該雙柵極晶體管可以為底柵、頂柵形式的雙柵極晶體管(例如：雙柵晶體管具有位于有源層不同側的第一柵極(可以稱為頂柵）和第二柵極(可以稱為底柵)），其中底柵和頂柵可以采用對等的面積也可以采用不對等的面積，如底柵與有源層的面積大致相同，頂柵位于晶體管的源漏電極之間的間隔中?；蛘唠p柵極晶體管為兩個柵極位于有源層同一側的雙柵極晶體管，本實用新型中的所有示意圖均是采用底柵、頂柵形式的雙柵極晶體管為例進行說明。
[0095] 參照圖3所示，上述G0A電路中任一G0A單元的結構示意圖，每個G0A單元還包括：一個第一時鐘信號端CLK1、一個第二時鐘信號端CLK2,及第一電壓端VI和第二電壓端V2，其中第一時鐘信號端CLK1連接系統(tǒng)第一時鐘信號CL0CK1、第二時鐘信號端CLK2連接系統(tǒng) 第二時鐘信號CL0CK2、第一電壓端VI和第二電壓端V2根據(jù)晶體管的類型設定，其中在第一電壓端VI為高電平VDD時，第二電壓端為低電平VSS，反之第一電壓端VI為低電平VSS 時，第二電壓端為高電平VDD。系統(tǒng)時鐘信號CL0CKUCL0CK2的高電平或低電平占空比可以根據(jù)需要設定，例如：系統(tǒng)時鐘信號CL0CKUCL0CK2的高電平或低電平占空比均為1:1，即： CL0CK1的低電平信號結束后CL0CK2的低電平信號開始，CL0CK2的所述低電平信號結束后 CL0CK1的下一個低電平時鐘信號開始，以后如此循環(huán)，高電平信號的輸出同理，不再贅述。在本實施例中，第一個G0A單元為SR1，則G0A單元SR1的輸入信號INPUT1為一個激活脈沖信號，可選的如幀起始信號STV，系統(tǒng)時鐘信號CL0CK1在STV信號結束后開始輸出。
[0096] 可選的，參照圖4所示，所述G0A單元，包括：
[0097] 第一上拉和下拉單元11，連接第一電壓端VI、第二電壓端V2、信號輸入端INPUT、第一節(jié)點PU和第二節(jié)點ro ;用于在所述信號輸入端INPUT的信號控制下將所述第一節(jié)點 pu的電壓與所述第一電壓端vi拉齊，或者在所述第二節(jié)點ro的控制下將所述第一節(jié)點pu 的電壓與所述第二電壓端V2拉齊；
[0098] 第二上拉和下拉單元12,連接第二時鐘信號端CLK2、所述第一電壓端VI、第二電壓端V2、信號輸入端INPUT、第一節(jié)點PU和第二節(jié)點ro ;用于在所述第二時鐘信號端CLK2 信號的控制下降所述第二節(jié)點ro的電壓與所述第一電壓端VI的電壓拉齊，或者在所述信號輸入端INPUT的信號控制下將所述第二節(jié)點ro的電壓與所述第二電壓端V2拉齊；
[0099] 第三上拉和下拉單元13,連接第一時鐘信號端CLK1、輸出端OUTPUT、所述第一節(jié) 點ro、第二節(jié)點ro和所述第二電壓端V2;用于在所述第一節(jié)點PU的控制下將所述第一時鐘信號端CLK1的信號在所述輸出端OUTPUT輸出，或者在所述第二節(jié)點V2的控制下將所述輸出端OUTPUT的電壓與所述第二電壓端V2拉齊。
[0100] 本實用新型的實施例提供的G0A單元、G0A電路，通過在G0A中設置雙柵極晶體管，使得上拉和下拉單元對控制的節(jié)點電壓進行上拉或下拉能夠加速對所述節(jié)點的充電或放電，或者減少通過所述節(jié)點的漏電流，從而能夠提高電路響應速度，減少漏電流。
[0101] 可選的，參照圖5所示，所述第一上拉和下拉單元11，包括第一晶體管T1和第二晶體管T2,所述第一晶體管T1的源極連接所述第一電壓端VI，所述第一晶體管T1的漏極連接所述第一節(jié)點PU ;所述第一晶體管T1的第一柵極連接所述信號輸入端INPUT ;
[0102] 所述第二晶體管T2的源極連接所述第一節(jié)點PU，所述第二晶體管T2的漏極連接所述第二電壓端V2,所述第二晶體管T2的第一柵極連接所述第二節(jié)點ro ;
[0103] 所述第二上拉和下拉單元12,包括第三晶體管T3和第四晶體管T4,所述第三晶體管T3的源極連接所述第一電壓端VI，所述第三晶體管T3的漏極連接所述第二節(jié)點ro，所述第三晶體管T2的第一柵極連接所述第二時鐘信號端CLK2 ;
[0104] 所述第四晶體管T4的源極連接所述第二節(jié)點ro，所述第四晶體管T4的漏極連接所述第二電壓端V2,所述第四晶體管T4的柵極連接所述信號輸入端INPUT ;
[0105] 所述第三上拉和下拉單元13,包括第五晶體管T5和第六晶體管T5,所述第五晶體管T5的源極連接所述第一時鐘信號端CLK1，所述第五晶體管T5的漏極連接所述輸出端 OUTPUT，所述第五晶體管T5的柵極連接所述第一節(jié)點PU ;
[0106] 所述第六晶體管T6的源極連接所述輸出端OUTPUT，所述第六晶體管T6的漏極連接所述第二電壓端V2,所述第六晶體管T6的柵極連接所述第二節(jié)點V2。
[0107] 參照圖5所示，所述第一晶體管T1、第二晶體管T2、第三晶體管T3、第四晶體管 T4、第五晶體管T5和第六晶體管T6中包含至少一個雙柵極晶體管時，所述至少一個雙柵極晶體管中的每個晶體管還包括第二柵極，所述至少一個雙柵極晶體管中同一個雙柵極晶體管的第一柵極和第二柵極輸入相同的時序信號。其中圖5給出的是所有晶體管均采用雙柵極晶體管的特例，當然根據(jù)實施例的表述本實用新型的保護范圍并不局限于所有晶體管均采用雙柵極晶體管。
[0108] 具體的，為了達到同一個雙柵極晶體管的第一柵極和第二柵極輸入相同的時序信號的目的，可以將同一個雙柵極晶體管的第一柵極和第二柵極直接連接(其中圖5中是采用該形式，即將T1-T6中每個雙柵極晶體管的第一柵極和第二柵極連接)，或者所述同一個雙柵極晶體管的第二柵極連接控制信號輸入單元，所述控制信號輸入單元用于向所述同一個雙柵極晶體管的第二柵極提供與所述同一個雙柵極晶體管第一柵極相同的時序信號。該控制信號輸入單元可以為單片機或者其他具有時序信號輸出功能的裝置或設備。
[0109] 具體的，如圖6所示，第一上拉和下拉單元11，可以將T1的第一柵極連接INPUT，將T1的第二柵極連接控制信號輸入單元0K ;可以將T2的第一柵極連接ro，將T2的第二柵極連接控制信號輸入單元；當然，這里對第一柵極和第二柵極，不做具體限制即第一柵極為頂柵，第二柵極為底柵，或者第二柵極為頂柵，第一柵極為底柵。此外圖6中僅是以第一上拉和下拉單元12為例進行說明，電路中其他任意雙柵極晶體管的第二柵極均可采用與控制信號輸入單元0K連接的方式獲得時序信號。即對應圖5中其他雙柵極晶體管T3-T6也可以采用將第二柵極直接連接控制信號輸入單元0K的形式以獲得時序信號。其中控制信號輸入單元0K可以采用單片機等可編程邏輯信號輸出器件實現(xiàn)。
[0110] 以下參照圖7所示的時序電路對圖5所示的G0A單元的工作原理進行描述，其中以VI為高電平VDD，V2為低電平VSS，其中圖5的電路中所有晶體管以N型晶體管為例進行說明，即所有晶體管均為高電平導通低電平截止為例，具體如下：
[0111] 在第一階段tl，INPUT輸入高電平，CLK1為低電平，CLK2為高電平，T1導通對PU 點充電將ro點電壓上拉至vdd，T4將導通對ro放電，將ro點電壓下拉至vss，此時ro點控制T2和T6處于截止狀態(tài)；
[0112] 第二階段t2,0UTPUT輸出高電平，CLK1為高電平，CLK2為低電平，由于CLK1為高電平，由于耦合作用TO點的電為進一步提高，此時T5導通將CLK1的高電平信號輸出；上一級的G0A輸入完畢，INPUT為低電平，T1、T4截止；
[0113] 第三階段t3, INPUT為低電平，Τ4截止，由于CLK2為高電平，Τ3導通將Η)點電壓上拉至VDD，T2導通將PU點電壓拉低至VSS，T6導通將OUTPUT拉低至VSS。
[0114] 當然，以上僅以三個基本階段為例對G0A單元的工作原理進行說明，但不限于G0A 單元工作還包括其他需要的階段。
[0115] 參照圖8所示，上述G0A電路中任一G0A單元的結構示意圖，每個G0A單元還包括：一個第一時鐘信號端CLK1、一個第二時鐘信號端CLK2,及第一電壓端VI、第二電壓端V2、第三電壓端V3和第四電壓端V4,其中第一時鐘信號端CLK1連接系統(tǒng)第一時鐘信號CL0CK1、第二時鐘信號端CLK2連接系統(tǒng)第二時鐘信號CL0CK2,第一電壓端VI和第二電壓端V2為一對參考電壓，第一電壓端VI和第二電壓端V2的電壓值根據(jù)晶體管的類型設定，其中在第一電壓端VI為高電平時，第二電壓端為低電平，反之第一電壓端VI為低電平時，第二電壓端為高電平；類似第三電壓端V3和第四電壓端V4為一對參考電壓不再贅述。系統(tǒng)時鐘信號CL0CK1、CL0CK2的高電平或低電平占空比均為1:1，即：CL0CK1的低電平信號結束后 CL0CK2的低電平信號開始，CL0CK2的所述低電平信號結束后CL0CK1的下一個低電平時鐘信號開始，以后如此循環(huán)，高電平信號的輸出同理，不再贅述。在本實施例中，第一個G0A單元為SR1，則G0A單元SR1的輸入信號INPUT1為一個激活脈沖信號，可選的，如幀起始信號 STV，系統(tǒng)時鐘信號CL0CK1在STV信號結束后開始輸出。
[0116] 所述G0A單元，包括：
[0117] 第一上拉和下拉單元21，連接信號輸入端INPUT、第一節(jié)點PU1、第二電壓端V2,第一上拉和下拉單元21還連接第二節(jié)點PD1或第四節(jié)點TO2,用于在所述信號輸入端INPUT 的控制下將所述第一節(jié)點PU1的電壓與所述信號輸入端INPUT的電壓拉齊，或者，在所述第二節(jié)點PD1或所述第四節(jié)點PD2的控制下將所述第一節(jié)點PU1的電壓與所述第二電壓端V2 拉齊；
[0118] 第二上拉和下拉單元22,連接第二時鐘信號端CLK2、第一電壓端VI、所述第二節(jié) 點PD1和所述第二電壓端V2 ;用于在所述第二時鐘信號端CLK2的控制下將所述第二節(jié)點 PD1的電壓與所述第一電壓端VI拉齊，或者，在所述信號輸入端INPUT的控制下將所述第二節(jié)點PD1的電壓與所述第一電壓端VI拉齊；
[0119] 第三上拉和下拉單元23,連接第三電壓端V3、第四節(jié)點TO2、第四電壓端V4、所述第一節(jié)點PU1和第二時鐘信號端CLK2 ;用于在所述第二時鐘信號CLK2的控制下將所述第四節(jié)點V4的電壓與所述第三電壓端V3拉齊，或者，在所述第一節(jié)點PU1的控制下將所述第四節(jié)點PD2的電壓與所述第四電壓端V4拉齊；
[0120] 第四上拉和下拉單元24,連接第三電壓端V3、所述第三節(jié)點PU2、第四節(jié)點PD2和第四電壓端V4,用于在所述第三電壓端V3的控制下將所述第三節(jié)點PU2的電壓與所述第三電壓端V3拉齊，或者，將在所述第四節(jié)點TO2的控制下將所述第三節(jié)點PU2的電壓與所述第四電壓端V4拉齊；
[0121] 第五上拉和下拉單元25,連接第一時鐘信號端CLK1和輸出端OUTPUT，所述第五上拉和下拉單元25還連接所述第一節(jié)點PU1或第三節(jié)點PU2,所述第五上拉和下拉單元25還連接所述第二節(jié)點PD1或第四節(jié)點TO2 ;用于在所述第一節(jié)點PU1或第三節(jié)點PU2的控制下將所述第一時鐘信號端clk的信號在所述輸出端output輸出，或者在所述第二節(jié)點roi 或所述第四節(jié)點ro2的控制下將所述輸出端OUTPUT的電壓與所述第二電壓端V2拉齊。
[0122] 具體的，參照圖9所示，所述第一上拉和下拉單元21，包括第一晶體管Ml和第二晶體管M2,所述第一晶體管Ml的源極連接所述信號輸入端INPUT，所述第一晶體管Ml的第一柵極連接所述信號輸入端INPUT，所述第一晶體管Ml的漏極連接所述第一節(jié)點PU1 ;
[0123] 所述第二晶體管M2的源極連接所述第一節(jié)點PU1，所述第二晶體管M2的漏極連接所述第二電壓端V2,所述第二晶體管M2的第一柵極連接所述第二節(jié)點PD1或所述第四節(jié)點 PD2 ；
[0124] 所述第二上拉和下拉單元22,包括第三晶體管M3和第四晶體管M4,所述第三晶體管M3的源極連接所述第一電壓端VI，所述第三晶體管M3的漏極連接所述第二節(jié)點，所述第三晶體管M3的第一柵極連接所述第二時鐘信號端CLK2 ;
[0125] 所述第四晶體管M4的源極連接所述第二節(jié)點，所述第四晶體管M4的漏極連接所述第二電壓端V2,所述第四晶體管M4的第一柵極連接所述信號輸入端INPUT ;
[0126] 所述第三上拉和下拉單元23,包括第五晶體管M5和第六晶體管M6,所述第五晶體管M5的源極連接第三電壓端V3,所述第五晶體管M5的漏極連接所述第四節(jié)點TO2,所述第五晶體管M5的第一柵極連接所述第二時鐘信號端CLK2 ;
[0127] 所述第六晶體管M6的源極連接所述第四節(jié)點TO2,所述第六晶體管M6的漏極連接所述第四電壓端V4,所述第六晶體管M6的第一柵極連接所述第一節(jié)點PU1 ;
[0128] 所述第四上拉和下拉單元24,包括第七晶體管M7和第八晶體管M8,所述第七晶體管M7的源極連接所述第三電壓端V3,所述第七晶體管M7的第一柵極連接所述第三電壓端 V3,所述第七晶體管M7的漏極連接所述第三節(jié)點PU2 ;
[0129] 所述第八晶體管M8的源極連接所述第三節(jié)點PU2,所述第八晶體管M8的第一柵極連接所述第四節(jié)點TO2,所述第八晶體管M8的漏極連接所述第四電壓端V4 ;
[0130] 所述第五上拉和下拉單元25,包括第九晶體管M9和第十晶體管M10,所述第九晶體管M9的源極連接所述第一時鐘信號端CLK1，所述第九晶體管M9的第一柵極連接所述第一節(jié)點PU1或所述第三節(jié)點PU2,所述第九晶體管M9的漏極連接所述輸出端OUTPUT ;
[0131] 所述第十晶體管M10的源極連接所述輸出端OUTPUT，所述第十晶體管M10的第一柵極連接所述第二節(jié)點PD1或所述第四節(jié)點TO2,所述第十晶體管M10的漏極連接所述第二電壓端V2。
[0132] 可選的，所述第一晶體管Ml、第三晶體管M3、第四晶體管M4、第五晶體管M5、第六晶體管M6、第七晶體管M7和第八晶體管M8中包含至少一個雙柵極晶體管時,所述至少一個雙柵極晶體管中每個晶體管還包括第二柵極，其中所述至少一個雙柵極晶體管中同一個雙柵極晶體管的第一柵極和第二柵極輸入相同的時序信號；
[0133] 或者，
[0134] 所述第二晶體管M2為雙柵極晶體管時，所述第二晶體管M2包括第二柵極所述第二晶體管M2的第二柵極連接所述第四節(jié)點PD2或所述第二節(jié)點;
[0135] 或者，
[0136] 第九晶體管M9為雙柵極晶體管時，所述第九晶體管M9包括第二柵極所述第九晶體管M9第二柵極連接所述第三節(jié)點PU2或所述第一節(jié)點PU1 ;
[0137] 或者，
[0138] 第十晶體管M10為雙柵極晶體管時，所述第十晶體管M10包括第二柵極所述第十晶體M10管第二柵極連接所述第四節(jié)點PD2或所述第二節(jié)點roi。
[0139] 進一步的，為了達到同一個雙柵極晶體管的第一柵極和第二柵極輸入相同的時序信號的目的，可以將同一個雙柵極晶體管的第一柵極和第二柵極直接連接(如圖8示出的皿1^3^4^5^6^7^8)，或者，所述同一個雙柵極晶體管的第二柵極連接控制信號輸入單元，所述控制信號輸入單元用于向所述同一個雙柵極晶體管的第二柵極提供與所述同一個雙柵極晶體管第一柵極相同的時序信號。該控制信號輸入單元可以為單片機或者其他具有時序信號輸出功能的裝置或設備。具體的，參照圖6所示，不再贅述。其中圖9給出的是所有晶體管均采用雙柵極晶體管的特例，當然根據(jù)實施例的表述本實用新型的保護范圍并不局限于所有晶體管均采用雙柵極晶體管。
[0140] 本實用新型的實施例提供的G0A單元，通過在G0A單元中設置雙柵極晶體管，使得上拉和下拉單元對控制的節(jié)點電壓進行上拉或下拉能夠加速對所述節(jié)點的充電或放電，或者所減少通過所述節(jié)點的漏電流，從而能夠提1?電路響應速度，減少漏電流。
[0141] 圖10所示為圖9所示的G0A單元的工作時序信號，和圖5對應的實施例類似的，每個G0A單元也包括三個工作階段，具體工作原理不再贅述，區(qū)別是以V1、V3為高電平，V2、 V4為低電平，其中，VI和V3的電壓幅度相同或者不相同，V2、V4的電壓幅度相同或不相同，在下述實施例中以VI為第一高電平VDD1，V3為第二高電平VDD2 ;V2為第一低電平VSS1， V4為第二低電平VSS2 ;當所有晶體管均為高電平導通低電平截止為例，當VI和V3的電壓幅度不相同，V2、V4的電壓幅度不相同時可以為對應的節(jié)點提供更高的上拉電壓或者更低的下拉電壓，以保證電路響應速度，減少漏電流，例如一種可實施的方式VDD1小于或者等于VDD2, VSS1大于或者等于VSS2。
[0142] 可以想到的是，以上圖9示出的連接方式，僅僅是圖9對應的實施例中描述的一種連接方式，即圖9對應的實施例中描述了不僅一種連接方式，只是未以附圖的形式全部示出，因此基于圖9對應的實施例中的描述還可以得出其他的附圖；此外以上是基于開關晶體管的導通狀態(tài)進行描述，當然在開關晶體管的類型固定時，其柵極的控制電壓是確定，因此未對時序圖中的所反映出的輸入或輸出的信號的電平的高低進行描述，這是本領域技術人員可以輕易想到的。本實用新型實施例也可以所采用P型晶體管實現(xiàn)，通過調整輸入的信號時序即可。具體的結合上述的實施例可知這只是信號高低電平的轉換，這里不再贅述。
[0143] 本實用新型實施例還提供了一種顯示裝置，比如可以為顯示面板，或者陣列基板。
[0144] 具體的，該顯示裝置為陣列基板時，在該陣列基板上形成有G0A電路；且G0A電路為上述實施例所提供的G0A電路。
[0145] 該顯示裝置為顯示面板時，包括：顯示區(qū)域，具有用于顯示圖像的多個像素；G0A 電路，用于將掃描信號送至顯示區(qū)域；以及，數(shù)據(jù)驅動電路，用于將數(shù)據(jù)信號送至顯示區(qū) 域。其中G0A電路為上述的G0A電路。另外，顯示面板可以用作電子紙、手機、電視、數(shù)碼相框等等顯不設備。
[0146] 本實用新型的實施例提供的顯示裝置，通過在G0A單元中設置雙柵極晶體管，使得上拉和下拉單元對控制的節(jié)點電壓進行上拉或下拉能夠加速對所述節(jié)點的充電或放電，或者所減少通過所述節(jié)點的漏電流，從而能夠提高電路響應速度，減少漏電流。
[0147] 以上所述，僅為本實用新型的【具體實施方式】，但本實用新型的保護范圍并不局限于此，任何熟悉本【技術領域】的技術人員在本實用新型揭露的技術范圍內，可輕易想到變化或替換，都應涵蓋在本實用新型的保護范圍之內。因此，本實用新型的保護范圍應所述以權利要求的保護范圍為準。
【權利要求】
1. 一種驅動電路，其特征在于，至少一個上拉和下拉單元，所述上拉和下拉單元用于對控制的節(jié)點電壓進行上拉或下拉；所述至少一個上拉和下拉單元中至少包含一個雙柵極晶體管，所述雙柵極晶體管用于在導通狀態(tài)下加速對所述節(jié)點的充電或放電；或者，所述雙柵極晶體管用于在截止狀態(tài)下減少通過所述節(jié)點的漏電流。
2. 根據(jù)權利要求1所述的驅動電路，其特征在于，同一個雙柵極晶體管的第二柵極連接控制信號輸入單元，所述控制信號輸入單元用于向所述同一個雙柵極晶體管的第二柵極提供與所述同一個雙柵極晶體管第一柵極相同的時序信號。
3. 根據(jù)權利要求1所述的驅動電路，其特征在于，上拉和下拉單元中均至少包含一個雙柵極晶體管，所述上拉和下拉單元的雙柵極晶體管的第二柵極連接控制信號輸入單元，所述控制信號輸入單元用于向所述上拉和下拉單元的雙柵極晶體管的第二柵極提供不同時序信號。
4. 根據(jù)權利要求1所述的驅動電路，其特征在于，包括至少一個上拉和下拉單元，連接第一信號端、第二信號端、第一信號輸入端、控制節(jié)點和第二信號輸入端；用于在所述第一信號輸入端的信號控制下將所述控制節(jié)點的電壓與所述第一信號端拉齊，或者在所述第二信號輸入端的控制下將所述控制節(jié)點的電壓與所述第二信號端拉齊。
5. 根據(jù)權利要求4所述的驅動電路，其特征在于，所述上拉和下拉單元包括上拉子單元和下拉子單元；所述上拉子單元包含一個雙柵極晶體管，該雙柵極晶體管的第二柵極和第一柵極連接相同的時序信號，該雙柵極晶體管的源極連接第一信號端，該雙柵極晶體管的漏極連接所述控制節(jié)點；和\或，所述下拉子單元包括一個雙柵極晶體管，該雙柵極晶體管第二柵極和第一柵極連接相同的時序信號，源極連接第二信號端，漏極連接所述控制節(jié)點。
6. -種GOA單元，其特征在于，包括：權利要求1-5任一項所述的驅動電路。
7. 根據(jù)權利要求6所述的GOA單元，其特征在于，所述GOA單元，包括：第一上拉和下拉單元，連接第一電壓端、第二電壓端、信號輸入端、第一節(jié)點和第二節(jié) 點；用于在所述信號輸入端的信號控制下將所述第一節(jié)點的電壓與所述第一電壓端拉齊，或者在所述第二節(jié)點的控制下將所述第一節(jié)點的電壓與所述第二電壓端拉齊；第二上拉和下拉單元，連接第二時鐘信號端、所述第一電壓端、第二電壓端、信號輸入端、第一節(jié)點和第二節(jié)點；用于在所述第二時鐘信號端信號的控制下將所述第二節(jié)點的電壓與所述第一電壓端的電壓拉齊，或者在所述信號輸入端的信號控制下將所述第二節(jié)點的電壓與所述第二電壓端拉齊；第三上拉和下拉單元，連接第一時鐘信號端、輸出端、所述第一節(jié)點、第二節(jié)點和所述第二電壓端；用于在所述第一節(jié)點的控制下將所述第一時鐘信號端的信號在所述輸出端輸出，或者在所述第二節(jié)點的控制下將所述輸出端的電壓與所述第二電壓端拉齊。
8. 根據(jù)權利要求7所述的GOA單元，其特征在于，所述第一上拉和下拉單元，包括第一晶體管和第二晶體管，所述第一晶體管的源極連接所述第一電壓端，所述第一晶體管的漏極連接所述第一節(jié)點；所述第一晶體管的第一柵極連接所述信號輸入端；所述第二晶體管的源極連接所述第一節(jié)點，所述第二晶體管的漏極連接所述第二電壓端，所述第二晶體管的第一柵極連接所述第二節(jié)點；所述第二上拉和下拉單元，包括第三晶體管和第四晶體管，所述第三晶體管的源極連接所述第一電壓端，所述第三晶體管的漏極連接所述第二節(jié)點，所述第三晶體管的第一柵極連接所述第二時鐘信號端；所述第四晶體管的源極連接所述第二節(jié)點，所述第四晶體管的漏極連接所述第二電壓端，所述第四晶體管的柵極連接所述信號輸入端；所述第三上拉和下拉單元，包括第五晶體管和第六晶體管，所述第五晶體管的源極連接所述第一時鐘信號端，所述第五晶體管的漏極連接所述輸出端，所述第五晶體管的柵極連接所述第一節(jié)點；所述第六晶體管的源極連接所述輸出端，所述第六晶體管的漏極連接所述第二電壓端，所述第六晶體管的柵極連接所述第二節(jié)點。
9. 根據(jù)權利要求8所述的GOA單元，其特征在于，所述第一晶體管、第二晶體管、第三晶體管、第四晶體管、第五晶體管和第六晶體管中包含至少一個雙柵極晶體管時，所述至少一個雙柵極晶體管中的每個晶體管還包括第二柵極，所述至少一個雙柵極晶體管中同一個雙柵極晶體管的第一柵極和第二柵極輸入相同的時序信號。
10. 根據(jù)權利要求9所述的GOA單元，其特征在于，所述同一個雙柵極晶體管的第二柵極連接控制信號輸入單元，所述控制信號輸入單元用于向所述同一個雙柵極晶體管的第二柵極提供與所述同一個雙柵極晶體管第一柵極相同的時序信號。
11. 根據(jù)權利要求6所述的GOA單元，其特征在于，第一上拉和下拉單兀，連接信號輸入端、第一節(jié)點、第二電壓端，第一上拉和下拉單兀還連接第二節(jié)點和/或第四節(jié)點，用于在所述信號輸入端的控制下將所述第一節(jié)點的電壓與所述信號輸入端的電壓拉齊，或者，在所述第二節(jié)點和/或所述第四節(jié)點的控制下將所述第一節(jié)點的電壓與所述第二電壓端拉齊；第二上拉和下拉單元，連接第二時鐘信號端、第一電壓端、所述第二節(jié)點和所述第二電壓端；用于在所述第二時鐘信號端的控制下將所述第二節(jié)點的電壓與所述第一電壓端拉齊，或者，在所述信號輸入端的控制下將所述第二節(jié)點的電壓與所述第一電壓端拉齊；第三上拉和下拉單元，連接第三電壓端、第四節(jié)點、第四電壓端、所述第一節(jié)點和第二時鐘信號端；用于在所述第二時鐘信號的控制下將所述第四節(jié)點的電壓與所述第三電壓端拉齊，或者，在所述第一節(jié)點的控制下將所述第四節(jié)點的電壓與所述第四電壓端拉齊；第四上拉和下拉單元，連接第三電壓端、第三節(jié)點、第四節(jié)點和第四電壓端，用于在所述第三電壓端的控制下將所述第三節(jié)點的電壓與所述第三電壓端拉齊，或者，將在所述第四節(jié)點的控制下將所述第三節(jié)點的電壓與所述第四電壓端拉齊；第五上拉和下拉單元，連接第一時鐘信號端和輸出端，所述第五上拉和下拉單元還連接所述第一節(jié)點和/或第三節(jié)點，所述第五上拉和下拉單元還連接所述第二節(jié)點和/或第四節(jié)點；用于在所述第一節(jié)點和/或第三節(jié)點的控制下將所述第一時鐘信號端的信號在所述輸出端輸出，或者在所述第二節(jié)點和/或所述第四節(jié)點的控制下將所述輸出端的電壓與所述第二電壓端拉齊。
12. 根據(jù)權利要求11所述的GOA單元，其特征在于，所述第一上拉和下拉單元，包括第一晶體管和第二晶體管，所述第一晶體管的源極連接所述信號輸入端，所述第一晶體管的第一柵極連接所述信號輸入端，所述第一晶體管的漏極連接所述第一節(jié)點；所述第二晶體管的源極連接所述第一節(jié)點，所述第二晶體管的漏極連接第二電壓端，所述第二晶體管的第一柵極連接所述第二節(jié)點或所述第四節(jié)點；所述第二上拉和下拉單元，包括第三晶體管和第四晶體管，所述第三晶體管的源極連接所述第一電壓端，所述第三晶體管的樓極連接所述第二節(jié)點，所述第三晶體管的第一柵極連接所述第二時鐘信號端；所述第四晶體管的源極連接所述第二節(jié)點，所述第四晶體管的漏極連接所述第二電壓端，所述第四晶體管的第一柵極連接所述信號輸入端；所述第三上拉和下拉單元，包括第五晶體管和第六晶體管，所述第五晶體管的源極連接第三電壓端，所述第五晶體管的漏極連接所述第四節(jié)點，所述第五晶體管的第一柵極連接所述第二時鐘信號端；所述第六晶體管的源極連接所述第四節(jié)點，所述第六晶體管的漏極連接所述第四電壓端，所述第六晶體管的第一柵極連接所述第一節(jié)點；所述第四上拉和下拉單元，包括第七晶體管和第八晶體管，所述第七晶體管的源極連接所述第三電壓端，所述第七晶體管的第一柵極連接所述第三電壓端，所述第七晶體管的漏極連接所述第三節(jié)點；所述第八晶體管的源極連接所述第三節(jié)點，所述第八晶體管的第一柵極連接所述第四節(jié)點，所述第八晶體管的漏極連接所述第四電壓端；所述第五上拉和下拉單元，包括第九晶體管和第十晶體管，所述第九晶體管的源極連接所述第一時鐘信號端，所述第九晶體管的第一柵極連接所述第一節(jié)點或所述第三節(jié)點，所述第九晶體管的漏極連接所述輸出端；所述第十晶體管的源極連接所述輸出端，所述第十晶體管的第一柵極連接所述第二節(jié) 點或所述第四節(jié)點，所述第十晶體管的漏極連接所述第二電壓端。
13. 根據(jù)權利要求12所述的G0A單元，其特征在于，所述第一晶體管、第三晶體管、第四晶體管、第五晶體管、第六晶體管、第七晶體管和第八晶體管中包含至少一個雙柵極晶體管時，所述至少一個雙柵極晶體管中每個晶體管還包括第二柵極，其中所述至少一個雙柵極晶體管中同一個雙柵極晶體管的第一柵極和第二柵極輸入相同的時序信號；或者，所述第二晶體管為雙柵極晶體管時，所述第二晶體管包括第二柵極所述第二晶體管的第二柵極連接所述第四節(jié)點或所述第二節(jié)點；或者，第九晶體管為雙柵極晶體管時，所述第九晶體管包括第二柵極所述第九晶體管第二柵極連接所述第三節(jié)點或所述第一節(jié)點；或者，第十晶體管為雙柵極晶體管時，所述第十晶體管包括第二柵極所述第十晶體管第二柵極連接所述第四節(jié)點或所述第二節(jié)點。
14. 根據(jù)權利要求13所述的GOA單元，其特征在于，所述同一個雙柵極晶體管的第二柵極連接控制信號輸入單元，所述控制信號輸入單元用于向所述同一個雙柵極晶體管的第二柵極提供與所述同一個雙柵極晶體管第一柵極相同的時序信號。
15. -種G0A電路，其特征在于，包括串聯(lián)的至少一個權利要求6-14任一項所述的G0A 單元。
16. -種顯示裝置，其特征在于，包括：權利要求10所述的G0A電路。
【文檔編號】G09G3/20GK203870945SQ201420132019
【公開日】2014年10月8日申請日期:2014年3月21日優(yōu)先權日:2014年3月21日
【發(fā)明者】商廣良申請人:京東方科技集團股份有限公司

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