專利名稱：一種移位寄存器和顯示器的制作方法
技術領域：
本發(fā)明涉及顯示技術領域，特別涉及一種移位寄存器和顯示器。
背景技術：
移位寄存器用于為柵線提供驅動信號，包含多級移位寄存器單元。圖IA為現有技術中一種移位寄存器單兀的結構7]^意圖，圖IB為圖IA中移位寄存器單元的時序圖。如圖IA所示，該移位寄存器單元包括12個薄膜晶體管和I個存 儲電容，該移位寄存器單元使得移位寄存器只能實現正向掃描驅動，而不能實現雙向掃描驅動。

發(fā)明內容
本發(fā)明實施例提供了一種移位寄存器和顯示器，用以解決現有移位寄存器只能實現正向掃描驅動、不能實現雙向掃描驅動的問題。本發(fā)明實施例提供了一種移位寄存器，包括多級移位寄存器單元，所述多級移位寄存器單元中的每級移位寄存器單元包括第一薄膜晶體管,用于在驅動輸入信號和掃描方向選擇信號的控制下對所述上拉結點進行充電或放電，其中，在正向掃描驅動時，所述第一薄膜晶體管作為該級移位寄存器單元的啟動開關，對所述上拉結點進行充電，在反向掃描驅動時，所述第一薄膜晶體管作為該級移位寄存器單元的復位開關，對所述上拉結點進行放電；第二薄膜晶體管，用于在第一復位信號和所述掃描方向選擇信號的控制下對所述上拉結點進行放電或充電，其中，在正向掃描驅動時，所述第二薄膜晶體管作為該級移位寄存器單元的復位開關，對所述上拉結點進行放電，在反向掃描驅動時，所述第二薄膜晶體管作為該級移位寄存器單元的啟動開關，對所述上拉結點進行充電；復位單元，用于對所述上拉結點和輸出端進行復位；上拉單元，用于在輸出階段將所述輸出端的電位拉高。其中，優(yōu)選地，所述第一薄膜晶體管的柵極連接輸入端、源極連接上拉結點、漏極連接第一掃描方向選擇信號輸入端；所述第二薄膜晶體管的柵極連接第一復位信號輸入端、源極連接所述上拉結點、漏極連接所述第一掃描方向選擇信號輸入端。其中，優(yōu)選地，所述上拉單元可包括第三薄膜晶體管，其柵極連接存儲電容的第一端、源極輸出端、漏極連接第一時鐘信號輸入端；存儲電容，其第一端連接所述上拉結點、第二端連接所述輸出端。其中，優(yōu)選地，所述復位單元可包括第四薄膜晶體管，其柵極連接第二時鐘信號輸入端、源極連接低電平、漏極連接所述輸出端；第五薄膜晶體管，其柵極連接下拉控制結點、源極連接下拉結點、漏極連接所述第二時鐘信號輸入端；第六薄膜晶體管，其柵極連接所述上拉結點、源極連接所述低電平、漏極連接所述下拉結點；第七薄膜晶體管，其柵極和漏極連接所述第二時鐘信號輸入端、源極連接所述下拉控制結點；第八薄膜晶體管，其柵極連接所述上拉結點、源極連接所述低電平、漏極連接所述下拉控制結點；第九薄膜晶體管，其柵極連接所述下拉結點、源極連接所述低電平、漏極連接所述上拉結點；第十薄膜晶體管，其柵極連接所述下拉結點、源極連接所述低電平、漏極連接所述輸出端。 其中，優(yōu)選地，所述每級移位寄存器單元還可包括第一復位控制單元，用于保證所述復位單元對輸出端的復位。其中，優(yōu)選地，所述第一復位控制單元可包括第十一薄膜晶體管，其柵極連接第一復位信號輸入端、源極連接低電平、漏極連接輸出端；第十二薄膜晶體管，其柵極連接輸入端、源極連接低電平、漏極連接輸出端。其中，優(yōu)選地，所述復位單元可包括第五薄膜晶體管，其柵極連接下拉控制結點、源極連接下拉結點、漏極連接所述第二時鐘信號輸入端；第六薄膜晶體管，其柵極連接所述上拉結點、源極連接所述低電平、漏極連接所述下拉結點；第七薄膜晶體管，其柵極和漏極連接所述第二時鐘信號輸入端、源極連接所述下拉控制結點；第八薄膜晶體管，其柵極連接所述上拉結點、源極連接所述低電平、漏極連接所述下拉控制結點；第九薄膜晶體管，其柵極連接所述下拉結點、源極連接所述低電平、漏極連接所述上拉結點；第十薄膜晶體管，其柵極連接所述下拉結點、源極連接所述低電平、漏極連接所述輸出端；第十三薄膜晶體管，其柵極連接第二復位控制單元、源極連接低電平、漏極連接所述輸出端；其中，所述第二復位控制單元，用于保證所述復位單元對輸出端的復位。其中，優(yōu)選地，所述第二復位控制單元可包括第十四薄膜晶體管，其柵極連接第一復位信號輸入端、源極連接所述第十三薄膜晶體管的柵極、漏極連接第二掃描方向選擇信號輸入端；第十五薄膜晶體管，其柵極連接輸入端、源極連接所述第十三薄膜晶體管的柵極、漏極連接第二掃描方向選擇信號輸入端；第十六薄膜晶體管，其柵極連接第一掃描方向選擇信號輸入端、源極連接低電平、漏極連接輸出端。其中，優(yōu)選地，所述第二復位控制單元可包括第十七薄膜晶體管，其柵極連接所述第一復位信號輸入端、源極連接所述第十三薄膜晶體管的柵極、漏極連接所述第二掃描方向選擇信號輸入端；第十八薄膜晶體管，其柵極連接輸入端、源極連接所述第十三薄膜晶體管的柵極、漏極連接所述第二掃描方向選擇信號輸入端；第十九薄膜晶體管，其柵極連接第二復位信號輸入端、源極連接低電平、漏極連接所述第十三薄膜晶體管的柵極；第二十薄膜晶體管，其柵極連接第三復位信號輸入端、源極連接低電平、漏極連接 所述第十三薄膜晶體管的柵極。本發(fā)明實施例提供一種顯示器，包括所述的任一種移位寄存器。本發(fā)明實施例提供的上述移位寄存器和顯示器可以實現雙向掃描驅動。


圖IA為現有移位寄存器單元的結構示意圖；圖IB為圖IA中移位寄存器單元的驅動時序圖；圖2A為本發(fā)明實施例中一種移位寄存器單元的結構示意圖；圖2B為本發(fā)明實施例中另一種移位寄存器單元的結構示意圖；圖3為本發(fā)明具體實施例一中移位寄存器單元的結構示意圖；圖4為具有圖3中移位寄存器單兀的移位寄存器的結構不意圖；圖5為圖4中移位寄存器的正向掃描驅動時序圖；圖6為圖4中移位寄存器的反向掃描驅動時序圖；圖7為本發(fā)明具體實施例二中移位寄存器單元的結構示意圖；圖8為具有圖7中移位寄存器單元的、5個驅動信號的移位寄存器的結構示意圖；圖9為圖8中移位寄存器的正向掃描驅動時序圖；圖10為圖8中移位寄存器的反向掃描驅動時序圖；圖11為具有圖7中移位寄存器單元的、6個驅動信號的移位寄存器的結構示意圖；圖12為圖11中移位寄存器的正向掃描驅動時序圖；圖13為圖11中移位寄存器的反向掃描驅動時序圖；圖14為本發(fā)明具體實施例三中移位寄存器單元的結構示意圖；圖15為具有圖14中移位寄存器單元的、4個驅動信號的移位寄存器的結構示意圖；圖16為本發(fā)明具體實施例四中移位寄存器單元的結構示意圖；圖17為具有圖16中移位寄存器單元的、4個驅動信號的移位寄存器的結構示意圖。
具體實施例方式為使本發(fā)明實施例要解決的技術問題、技術方案和優(yōu)點更加清楚，下面將結合附圖及具體實施例進行詳細描述。本發(fā)明實施例提供了一種移位寄存器，包括多級移位寄存器單元，如圖2A所示，多級移位寄存器單元中的每級移位寄存器單元包括第一薄膜晶體管Tl,用于在驅動輸入信號和掃描方向選擇信號的控制下對上拉結點I3U進行充電或放電，其中，在正向掃描驅動時，第一薄膜晶體管Tl作為該級移位寄存器單元的啟動開關，對上拉結點PU進行充電,在反向掃描驅動時,第一薄膜晶體管Tl作為該級移位寄存器單元的復位開關，對上拉結點PU進行放電；第二薄膜晶體管T2，用于在第一復位信號和掃描方向選擇信號的控制下對上拉結點I3U進行放電或充電，其中，在正向掃描驅動時，第二薄膜晶體管T2作為該級移位寄存器單元的復位開關，對上拉結點PU進行放電，在反向掃描驅動時，第二薄膜晶體管T2作為該級移位寄存器單元的啟動開關，對上拉結點PU進行充電；復位單元，用于對上拉結點和輸出端OUT進行復位；
上拉單元，用于在輸出階段將輸出端OUT的電位拉高。其中，優(yōu)選地，如圖2A所示，第一薄膜晶體管Tl的柵極可連接輸入端INPUT、源極連接上拉結點PU、漏極連接第一掃描方向選擇信號輸入端CLK’ ；第二薄膜晶體管T2的柵極連接第一復位信號輸入端RESET、源極連接上拉結點PU、漏極連接第一掃描方向選擇信號輸入端CLK’。如圖2B所示,上述上拉單元可包括第三薄膜晶體管T3，其柵極連接存儲電容Cl的第一端、源極輸出端OUT、漏極連接第一時鐘信號輸入端CLK’ ；存儲電容Cl，其第一端連接上拉結點PU、第二端連接輸出端OUT。本發(fā)明實施例提供的上述移位寄存器可以實現雙向掃描驅動。下面以多個具體實施例說明上述移位寄存器的
具體實施例方式實施例一優(yōu)選地,如圖3所示,上述復位單元具體可包括第四薄膜晶體管T4，其柵極連接第二時鐘信號輸入端CLKB、源極連接低電平VSS、漏極連接輸出端OUT ；第五薄膜晶體管T5，其柵極連接下拉控制結點PD_CN、源極連接下拉結點PD、漏極連接第二時鐘信號輸入端CLKB ；第六薄膜晶體管T6，其柵極連接上拉結點PU、源極連接低電平VSS、漏極連接下拉結點PD ；第七薄膜晶體管T7，其柵極和漏極連接第二時鐘信號輸入端CLKB、源極連接下拉控制結點ro_CN ；第八薄膜晶體管T8，其柵極連接上拉結點PU、源極連接低電平VSS、漏極連接下拉控制結點ro_CN ；第九薄膜晶體管T9，其柵極連接下拉結點H)、源極連接低電平VSS、漏極連接上拉結點PU ；第十薄膜晶體管T10，其柵極連接下拉結點PD、源極連接低電平VSS、漏極連接輸出端OUT。
此時，具有圖3所示移位寄存器單元的移位寄存器的結構如圖4所示，其正向掃描驅動時序如圖5所示,反向掃描驅動時序如圖6所示。如圖4所示，該移位寄存器的主要特征是相鄰移位寄存器單元的第一時鐘信號輸入端CLK和第二時鐘信號輸入端CLKB分別交替連接驅動信號CLK和CLKB ;相鄰四個移位寄存器單兀的第一掃描方向選擇信號輸入端CLK’分別連接驅動信號clk3、clk4,其中相鄰的兩個連接同一個驅動信號，并且另外兩個連接另一個驅動信號(如clk3、clk3、clk4、clk4，J|^clk4、clk4、clk3、clk3，*clk3、clk4、clk4、clk3，*clk4、clk3、clk3、clk4,驅動時序需與連接方式匹配)；移位寄存器單元的輸入端INPUT連接上一級移位寄存器單元的輸出端OUT、第一復位信號輸入端RESET連接下一級移位寄存器單兀的輸出端OUT,第一個移位寄存器單元的輸入端INPUT及最后一個移位寄存器單元的第一復位信號輸入端RESET連接幀起始信號STV(STV_F和STV_B可以是相同信號，也可以不是同一個信號)；所有移位寄存器單元的輸出端OUT都連接至相應的柵線；所有的VSS都連接至低電平信號VSS。 連接移位寄存器單兀的第一掃描方向選擇信號輸入端CLK’的驅動信號應滿足三個要求一是輸入(INPUT)階段為高電平，二是復位階段為低電平，同時，還應滿足在幀起始信號為高電平時，第一級移位寄存器單兀和最后一級移位寄存器單兀的第一掃描方向選擇信號輸入端CLK’連接的信號一個為高電平、一個為低電平。如圖5所示，在正向掃描驅動時，對第一級移位寄存器單元在INPUT階段，即STV_F信號變?yōu)楦唠娖綍r，其第一薄膜晶體管Tl導通，此時，第一掃描方向選擇信號輸入端CLK’連接的clk3也為高電平，則PU節(jié)點充電。然后，在輸出OUT階段，第一時鐘信號CLK變?yōu)楦唠娖?，則輸出GLl也變?yōu)楦唠娖?；同時，GLl也作為第二級移位寄存器單元的柵極輸入信號，則第二級移位寄存器單元的第一薄膜晶體管Tl也導通，此時，第二級移位寄存器單元的第一掃描方向選擇信號輸入端CLK’連接的clk3仍為高電平，則第二級移位寄存器單元的上拉結點I3U充電。在RESET階段，也是第二級移位寄存器單元的輸出階段，GL2變?yōu)楦唠娖剑瑒t第一級移位寄存器單元的Reset信號變?yōu)楦唠娖?，第二薄膜晶體管T2導通，而此時，第一級移位寄存器單兀的第一掃描方向選擇信號輸入端CLK’連接的clk3變?yōu)榈碗娖?則上拉結點F1U被拉低，實現了上拉結點PU復位；第一時鐘信號輸入端CLK變?yōu)榈碗娖?，第二時鐘信號輸入端CLKB變?yōu)楦唠娖?，則第四薄膜晶體管T4導通，第七薄膜晶體管T7導通，第八薄膜晶體管T8、第六薄膜晶體管T6截止，則下拉控制結點PD_CN變?yōu)楦唠娖剑谖灞∧ぞw管T5導通，下拉結點H)也變?yōu)楦唠娖?，則第十薄膜晶體管T10、第九薄膜晶體管T9也導通，輸出OUT端被拉低至VSS，實現復位。其他移位寄存器單元于此類似，逐行實現掃描控制信號輸出。在反向掃描驅動時,移位寄存器驅動信號CLK與CLKB時序互換，方向選擇信號clk3與clk4互換，時序如圖6所示。在反向掃描驅動時，對第η級移位寄存器單元在INPUT階段，即STV_B信號變?yōu)楦唠娖綍r，其第二薄膜晶體管T2導通，此時，第一掃描方向選擇信號輸入端CLK’連接的clk4也為高電平，則上拉結點I3U充電。然后，在輸出OUT階段，第二時鐘信號CLKB變?yōu)楦唠娖?，則輸出GLn也變?yōu)楦唠娖?；同時，GLn也作為第η-i級移位寄存器單元的輸入信號，則第n_l級移位寄存器單元的第二薄膜晶體管T2也導通，此時，第η-i級移位寄存器單元的第一掃描方向選擇信號輸入端CLK’連接的clk4仍為高電平，則第η-i級移位寄存器單元的上拉結點I3U充電。在RESET階段，也是第η-i級移位寄存器單元的輸出階段，GL(n-l)變?yōu)楦唠娖?，則第η級移位寄存器單元的復位信號，即第一輸入信號INPUT端變?yōu)楦唠娖?，其第一薄膜晶體管Tl導通,而此時,第一掃描方向選擇信號輸入端CLK’連接的clk4變?yōu)榈碗娖?則上拉結點I3U被拉低，實現了上拉結點I3U 復位；第二時鐘信號輸入端CLKB變?yōu)榈碗娖剑谝粫r鐘信號輸入端CLK變?yōu)楦唠娖?，則第四薄膜晶體管T4導通，第七薄膜晶體管T7導通，第八薄膜晶體管T8、第六薄膜晶體管T6截止，則下拉控制結點PD_CN變?yōu)楦唠娖?，第五薄膜晶體管T5導通，下拉結點H)也變?yōu)楦唠娖?，則第十薄膜晶體管T10、第九薄膜晶體管T9也導通，輸出被拉低至VSS，實現復位。其他移位寄存器單元與此類似，逐行實現掃描控制信號輸出。如果是同一信號，統稱為STV。正向掃描驅動時，STV為高電平時，clk3為高電平，則第一級移位寄存器單元的第一薄膜晶體管Tl導通，上拉結點充電；而此時，clk4為低電平，雖然最后一級移位寄存器單元的第一薄膜晶體管Tl也導通，但上拉結點PU并沒有充電，仍為低電平，并不會啟動該單元。同樣的，反向掃描驅動時，最后一級移位寄存器單元啟動，而第一級移位寄存器單元則不啟動。從而可以實現雙向掃描驅動。需要說明的是，圖4的移位寄存器單元連接周期是4，而η正好為4的整數倍的情況，如果不是，則應調整驅動時序、連接方式、或增加空的移位寄存器單元來滿足掃描方向選擇信號的三個要求。另外，圖3所示移位寄存器單元可以兩個重復結構及移位的驅動時鐘信號實現8-clock驅動，可以有效降低柵極驅動器的功耗。掃描方向選擇信號可以是兩個、三個、四個或更多，驅動時序及連接方式進行相應的調整即可。實施例二上述每級移位寄存器單元還可以在圖3所示結構的基礎上，增加一個第一復位控制單元，用于保證圖3所示復位單元對輸出端的復位。具體地，如圖7所示，該第一復位控制單元可以包括第十一薄膜晶體管T11，其柵極連接第一復位信號輸入端RESET、源極連接低電平VSS、漏極連接輸出端OUT ；第十二薄膜晶體管T12，其柵極連接輸入端INPUT、源極連接低電平VSS、漏極連接輸出端OUT。此時，具有圖7所示移位寄存器單元的、5個驅動信號(5-clock)的移位寄存器的結構如圖8所示；其正向掃描驅動時序如圖9所示,反向掃描驅動時序如圖10所示。具有圖7所示移位寄存器單元的、6個驅動信號(6-clock)的移位寄存器的結構如圖11所示；其正向掃描驅動時序如圖12所示,反向掃描驅動時序如圖13所示。由于第四薄膜晶體管T4受到的作用電壓都較大，占空比約為50%，會引起較大的閾值電壓偏移，不利于柵極驅動的穩(wěn)定性；增加了第十一薄膜晶體管Tll和第十二薄膜晶體管T12可以保證輸出端復位的可靠性，進而增強柵極驅動的可靠性。具體地，正向掃描時，通過第i^一薄膜晶體管Tll給輸出端OUT復位；反向掃描時，通過第十二薄膜晶體管T12給輸出端OUT復位。實施例三優(yōu)選地，復位單元還可以包括
第五薄膜晶體管T5，其柵極連接下拉控制結點PD_CN、源極連接下拉結點PD、漏極連接第二時鐘信號輸入端CLKB ；第六薄膜晶體管T6，其柵極連接上拉結點PU、源極連接低電平VSS、漏極連接下拉結點PD ；第七薄膜晶體管T7，其柵極和漏極連接第二時鐘信號輸入端CLKB、源極連接下拉控制結點ro_CN ；第八薄膜晶體管T8，其柵極連接上拉結點PU、源極連接低電平VSS、漏極連接下拉控制結點ro_CN ；第九薄膜晶體管T9，其柵極連接下拉結點H)、源極連接低電平VSS、漏極連接上拉結點PU ；第十薄膜晶體管T10，其柵極連接下拉結點H)、源極連接低電平VSS、漏極連接輸出端OUT ；第十三薄膜晶體管T13，其柵極連接第二復位控制單元、源極連接低電平VSSJf極連接輸出端OUT ；其中，第二復位控制單元，用于保證復位單元對輸出端OUT的復位。具體地，如圖14所示，上述第二復位控制單元包括第十四薄膜晶體管T14，其柵極連接第一復位信號輸入端RESET、源極連接第十三薄膜晶體管T13的柵極、漏極連接第二掃描方向選擇信號輸入端CLK’ B ；第十五薄膜晶體管T15，其柵極連接輸入端INPUT、源極連接第十三薄膜晶體管T13的柵極、漏極連接第二掃描方向選擇信號輸入端CLK’ B ；第十六薄膜晶體管T16，其柵極連接第一掃描方向選擇信號輸入端CLK’、源極連接低電平VSS、漏極連接輸出端OUT。此時，具有圖14所示移位寄存器單元的、4個驅動信號(4-clock)的移位寄存器的結構如圖15所示；其正向驅動時序與圖5所示相同，反向驅動時序與圖6所示相同。下面主要說明上述第二復位控制單元保證輸出端OUT復位的工作過程在正向掃描時在輸入INPUT階段，第一掃描方向選擇信號輸入端CLK’、輸入端INPUT為高電平，第二掃描方向選擇信號輸入端CLK’B、第一復位信號輸入端Reset為低電平,則第十四薄膜晶體管T14、第十五薄膜晶體管T15、第十六薄膜晶體管T16導通，第十三薄膜晶體管T13的柵極被拉低，第十三薄膜晶體管T13截止；在輸出OUT階段,輸入端INPUT、第一復位信號輸入端Reset為低電平，(第一掃描方向選擇信號輸入端CLK’、第二掃描方向選擇信號輸入端CLK’B無論為高電平還是低電平都可以)，則第十四薄膜晶體管T14、第十五薄膜晶體管T15截止(第十六薄膜晶體管T16無論導通或截止都可以)，第十三薄膜晶體管T13的柵極保持低電平，即第十三薄膜晶體管T13保持截止；在復位RESET階段,第二掃描方向選擇信號輸入端CLK’ B、第一復位信號輸入端 Reset為高電平，第一掃描方向選擇信號輸入端CLK’、輸入端INPUT為低電平，則第十四薄膜晶體管T14導通，第十五薄膜晶體管T15、第十六薄膜晶體管T16截止，第十三薄膜晶體管T13的柵極變?yōu)楦唠娖?，即第十三薄膜晶體管T13導通，對輸出端OUT復位；
在非工作階段，輸入端INPUT、第一復位信號輸入端Reset —直保持為低電平，即第十四薄膜晶體管T14導通，第十五薄膜晶體管T15截止；第一掃描方向選擇信號輸入端CLK’變高時，第十六薄膜晶體管T16導通，第十三薄膜晶體管T13的柵極即被拉低，則第十三薄膜晶體管T13保持截止，從而減小第十三薄膜晶體管T13的偏置作用電壓，有利于延長第十三薄膜晶體管T13 的工作壽命，即移位寄存器的復位可靠性。反向掃描與正向掃描類似，主要是驅動信號需要改變。實施例四如圖16所示，上述第二復位控制單元還可以包括第十七薄膜晶體管T17，其柵極連接第一復位信號輸入端RESET、源極連接第十三薄膜晶體管T13的柵極、漏極連接第二掃描方向選擇信號輸入端CLK’ B ；第十八薄膜晶體管T18，其柵極連接輸入端INPUT、源極連接第十三薄膜晶體管T13的柵極、漏極連接第二掃描方向選擇信號輸入端CLK’ B ；第十九薄膜晶體管T19，其柵極連接第二復位信號輸入端RESET2、源極連接低電平VSS、漏極連接第十三薄膜晶體管T13的柵極；第二十薄膜晶體管T20，其柵極連接第三復位信號輸入端RESET3、源極連接低電平VSS、漏極連接第十三薄膜晶體管T13的柵極。此時，具有圖16所示移位寄存器單元的、4個驅動信號(4-clock)的移位寄存器的結構如圖17所示；其正向驅動時序與圖5所示相同，反向驅動時序與圖6所示相同。圖16相對于圖3所示的移位寄存器單元，其優(yōu)點是穩(wěn)定性較好；相對于圖7所示的移位寄存器單元，其優(yōu)點是減少了直接用于輸出端OUT復位的薄膜晶體管，可以有效減小移位寄存器單元所需面積(由于直接用于輸出端OUT復位的薄膜晶體管尺寸較大)。下面主要說明上述第二復位控制單元保證輸出端OUT復位的工作過程在正向掃描時在輸入前階段，輸入端INPUT、第一復位信號輸入端Reset、第三復位信號輸入端Reset3為低電平，第二復位信號輸入端Reset2為高電平，則第十七薄膜晶體管T17、第十八薄膜晶體管T18、第二十薄膜晶體管T20截止，第十九薄膜晶體管T19導通，第十三薄膜晶體管T13柵極被拉低，第十三薄膜晶體管T13截止；在輸入INPUT階段，輸入端INPUT為高電平，第二掃描方向選擇信號輸入端CLK’B、第一復位信號輸入端Reset、第二復位信號輸入端Reset2、第三復位信號輸入端Reset3為低電平，則第十七薄膜晶體管T17、第十九薄膜晶體管T19、第二十薄膜晶體管T20截止，雖然第十八薄膜晶體管T18導通，但第十三薄膜晶體管T13的柵極仍保持為低，第十三薄膜晶體管T13截止；在輸出OUT階段,輸入端INPUT、第一復位信號輸入端Reset、第二復位信號輸入端Reset2、第三復位信號輸入端Reset3為低電平，(第二掃描方向選擇信號輸入端CLK’ B無論為高電平還是低電平都可以)，則第十七薄膜晶體管T17、第十八薄膜晶體管T18、第十九薄膜晶體管T19、第二十薄膜晶體管T20截止，第十三薄膜晶體管T13的柵極保持低電平，SP第十三薄膜晶體管T13保持截止；在復位RESET階段,第二掃描方向選擇信號輸入端CLK’ B、第一復位信號輸入端Reset為高電平，輸入端INPUT、第二復位信號輸入端Reset2、第三復位信號輸入端Reset3為低電平，則第十七薄膜晶體管T17導通，第十八薄膜晶體管T18、第十九薄膜晶體管T19、第二十薄膜晶體管T20截止，第十三薄膜晶體管T13的柵極變?yōu)楦唠娖?，即第十三薄膜晶體管T13導通，對輸出端OUT復位；在第十三薄膜晶體管T13的復位階段，輸入端INPUT、第一復位信號輸入端Reset、第二復位/[目號輸入端Reset2為低電平，第二復位/[目號輸入端Reset3變?yōu)槁勲娖?，則第十七薄膜晶體管T17導通，第十八薄膜晶體管T18、第十九薄膜晶體管T19截止，第二十薄膜晶體管T20導通，第十三薄膜晶體管T13的柵極被拉低，第十三薄膜晶體管T13截止，完成對第十三薄膜晶體管T13的復位；在非工作階段，輸入端INPUT、第一復位信號輸入端Reset、第二復位信號輸入端Reset2、第三復位信號輸入端Reset3 —直保持為低電平，即第十七薄膜晶體管T17、第十八薄膜晶體管T18、第十九薄膜晶體管T19、第二十薄膜晶體管T20保持截止；則第十三薄膜晶體管T13的柵極電壓保持低電平，從而減小第十三薄膜晶體管T13的偏置作用電壓，有利于延長第十三薄膜晶體管T13的工作壽命，即移位寄存器的復位可靠性。
在反向掃描與正向掃描類似，主要是驅動信號需要改變。最后對以上幾個實施例進行綜合說明采用圖3、圖7(或接口相同的或類似的)移位寄存器單元的移位寄存器除了可以采用圖4所示的結構，還可以采用如圖8、圖11所示的結構或其衍生的結構。圖8相對于圖4，增加了一個方向選擇信號clk5，連接方式如圖8所示。該結構的驅動時序如圖9、圖10所示。具體驅動過程與圖3的類似。反向掃描驅動時，移位寄存器驅動信號CLK與CLKB時序互換，方向選擇信號clk3與clk5互換，時序如圖9、圖10所示。其優(yōu)點一是每個選擇信號clkx連接的單元數減少(由原來的n/2，變?yōu)閚/3)，可以降低存儲電容帶來的功耗；另一個是可以減少移位寄存器單元不工作時掃描方向選擇信號的占空比(由原來的50%，變?yōu)?3% )，可以有效減小意外打開的可能性，從而提高可靠性。圖11相對于圖4,增加了兩個掃描方向選擇信號clk5、clk6,連接方式如圖11所示。該結構的驅動時序如圖12、圖13所示。具體驅動過程與圖3的類似。反向掃描驅動時，移位寄存器驅動信號CLK與CLKB時序互換，方向選擇信號clk3與clk6互換，clk4與clk5互換，時序如圖12、圖13所示。其優(yōu)點一是每個掃描方向選擇信號clkx連接的單元數減少(由原來的n/2，變?yōu)閚/4)，可以降低存儲電容帶來的功耗；另一個是可以減少移位寄存器單元不工作時方向選擇信號的占空比(由原來的50 %，變?yōu)?5 % )，可以有效減小意外打開的可能性，從而提高可靠性。采用圖14或接口相同的類似移位寄存器單元的移位寄存器，除了可以采用圖15所示的結構，還可以采用類似圖8、圖11或其衍生結構的結構。采用圖16或接口相同的類似移位寄存器單元的移位寄存器，除了可以采用圖17所示的結構，還可以采用類似圖8、圖11或其衍生結構的結構，其優(yōu)點是穩(wěn)定性好。另外，本發(fā)明實施例還提供了一種顯示器，包括本發(fā)明實施例提供的前述任意一種移位寄存器。以上所述是本發(fā)明的優(yōu)選實施方式，應當指出，對于本技術領域的普通技術人員來說，在不脫離本發(fā)明所述原理的前提下，還可以作出若干改進和潤飾，這些改進和潤飾也應視為本發(fā)明的保護范圍。
權利要求
1.一種移位寄存器，包括多級移位寄存器單元，其特征在于，所述多級移位寄存器單元中的每級移位寄存器單元包括 第一薄膜晶體管，用于在驅動輸入信號和掃描方向選擇信號的控制下對所述上拉結點進行充電或放電，其中，在正向掃描驅動時，所述第一薄膜晶體管作為該級移位寄存器單元的啟動開關，對所述上拉結點進行充電，在反向掃描驅動時，所述第一薄膜晶體管作為該級移位寄存器單元的復位開關，對所述上拉結點進行放電； 第二薄膜晶體管，用于在第一復位信號和所述掃描方向選擇信號的控制下對所述上拉結點進行放電或充電，其中，在正向掃描驅動時，所述第二薄膜晶體管作為該級移位寄存器單元的復位開關，對所述上拉結點進行放電，在反向掃描驅動時，所述第二薄膜晶體管作為該級移位寄存器單元的啟動開關，對所述上拉結點進行充電； 復位單元，用于對所述上拉結點和輸出端進行復位； 上拉單元，用于在輸出階段將所述輸出端的電位拉高。
2.如權利要求I所述的移位寄存器，其特征在于， 所述第一薄膜晶體管的柵極連接輸入端、源極連接上拉結點、漏極連接第一掃描方向選擇信號輸入端； 所述第二薄膜晶體管的柵極連接第一復位信號輸入端、源極連接所述上拉結點、漏極連接所述第一掃描方向選擇信號輸入端。
3.如權利要求I所述的移位寄存器，其特征在于，所述上拉單元包括 第三薄膜晶體管，其柵極連接存儲電容的第一端、源極輸出端、漏極連接第一時鐘信號輸入端； 存儲電容，其第一端連接所述上拉結點、第二端連接所述輸出端。
4.如權利要求I所述的移位寄存器，其特征在于，所述復位單元包括 第四薄膜晶體管，其柵極連接第二時鐘信號輸入端、源極連接低電平、漏極連接所述輸出端； 第五薄膜晶體管，其柵極連接下拉控制結點、源極連接下拉結點、漏極連接所述第二時鐘信號輸入端； 第六薄膜晶體管，其柵極連接所述上拉結點、源極連接所述低電平、漏極連接所述下拉結點； 第七薄膜晶體管，其柵極和漏極連接所述第二時鐘信號輸入端、源極連接所述下拉控制結點； 第八薄膜晶體管，其柵極連接所述上拉結點、源極連接所述低電平、漏極連接所述下拉控制結點； 第九薄膜晶體管，其柵極連接所述下拉結點、源極連接所述低電平、漏極連接所述上拉結點； 第十薄膜晶體管，其柵極連接所述下拉結點、源極連接所述低電平、漏極連接所述輸出端。
5.如權利要求4所述的移位寄存器，其特征在于，所述每級移位寄存器單元還包括 第一復位控制單元，用于保證所述復位單元對輸出端的復位。
6.如權利要求5所述的移位寄存器，其特征在于，所述第一復位控制單元包括第十一薄膜晶體管，其柵極連接第一復位信號輸入端、源極連接低電平、漏極連接輸出端; 第十二薄膜晶體管，其柵極連接輸入端、源極連接低電平、漏極連接輸出端。
7.如權利要求I所述的移位寄存器，其特征在于，所述復位單元包括 第五薄膜晶體管，其柵極連接下拉控制結點、源極連接下拉結點、漏極連接所述第二時鐘信號輸入端； 第六薄膜晶體管，其柵極連接所述上拉結點、源極連接所述低電平、漏極連接所述下拉結點； 第七薄膜晶體管，其柵極和漏極連接所述第二時鐘信號輸入端、源極連接所述下拉控制結點； 第八薄膜晶體管，其柵極連接所述上拉結點、源極連接所述低電平、漏極連接所述下拉控制結點； 第九薄膜晶體管，其柵極連接所述下拉結點、源極連接所述低電平、漏極連接所述上拉結點； 第十薄膜晶體管，其柵極連接所述下拉結點、源極連接所述低電平、漏極連接所述輸出端; 第十三薄膜晶體管，其柵極連接第二復位控制單元、源極連接低電平、漏極連接所述輸出端； 其中，所述第二復位控制單元，用于保證所述復位單元對輸出端的復位。
8.如權利要求7所述的移位寄存器，其特征在于，所述第二復位控制單元包括 第十四薄膜晶體管，其柵極連接第一復位信號輸入端、源極連接所述第十三薄膜晶體管的柵極、漏極連接第二掃描方向選擇信號輸入端； 第十五薄膜晶體管，其柵極連接輸入端、源極連接所述第十三薄膜晶體管的柵極、漏極連接第二掃描方向選擇信號輸入端； 第十六薄膜晶體管，其柵極連接第一掃描方向選擇信號輸入端、源極連接低電平、漏極連接輸出端。
9.如權利要求7所述的移位寄存器，其特征在于，所述第二復位控制單元包括 第十七薄膜晶體管，其柵極連接所述第一復位信號輸入端、源極連接所述第十三薄膜晶體管的柵極、漏極連接所述第二掃描方向選擇信號輸入端； 第十八薄膜晶體管，其柵極連接輸入端、源極連接所述第十三薄膜晶體管的柵極、漏極連接所述第二掃描方向選擇信號輸入端； 第十九薄膜晶體管，其柵極連接第二復位信號輸入端、源極連接低電平、漏極連接所述第十三薄膜晶體管的柵極； 第二十薄膜晶體管，其柵極連接第三復位信號輸入端、源極連接低電平、漏極連接所述第十三薄膜晶體管的柵極。
10.一種顯示器，其特征在于，包括如權利要求1-9中任一所述的移位寄存器。
全文摘要
本發(fā)明提供了一種移位寄存器和顯示器，用以解決現有移位寄存器只能實現正向掃描驅動、不能實現雙向掃描驅動的問題。該移位寄存器包括第一薄膜晶體管、第二薄膜晶體管、復位單元和上拉單元。上述移位寄存器和顯示器可以實現雙向掃描驅動。
文檔編號G09G3/36GK102708818SQ201210123468
公開日2012年10月3日 申請日期2012年4月24日 優(yōu)先權日2012年4月24日
發(fā)明者商廣良, 趙家陽, 韓承佑 申請人:京東方科技集團股份有限公司