專利名稱：增加gia驅(qū)動(dòng)下像素電極充電時(shí)間的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種液晶面板技術(shù)，尤其是一種像素電極的充電方法，具體地說是一 種增加GIA(gate in array，柵極驅(qū)動(dòng)集成于陣列電路)驅(qū)動(dòng)下像素電極充電時(shí)間的方法。
背景技術(shù)：
傳統(tǒng)薄膜晶體管液晶顯示器(TFT-IXD)的驅(qū)動(dòng)架構(gòu)主要包括柵極(gate)信號(hào)和 數(shù)據(jù)(data)信號(hào)，如圖1所示。一條柵極線(gate line)上，從初始段(gate in)末尾段(end側(cè))，各位置柵極信 號(hào)電阻電容延遲(gate signal RC delay)的情形，及針對(duì)該問題(issue)系統(tǒng)必須設(shè)置的 輸出使能(0E，0utput enable)信號(hào)的時(shí)序圖，如圖2所示，由于輸出使能(OE)的存在必然 導(dǎo)致像素電極的充電時(shí)間減少。以60Hz，1902*1080解析度為例，充電時(shí)間15us，減去OE約 4us，僅剩llus。隨著面板的尺寸的增大及頻率的升高，犧牲的充電時(shí)間越多，而像素電極的 充電狀況是面板顯示的重要因素。而在傳統(tǒng)TFT-IXD系統(tǒng)驅(qū)動(dòng)中，通常會(huì)設(shè)置OE信號(hào)以解決柵極信號(hào)電阻電容延遲 (gate RC delay)造成的數(shù)據(jù)閉鎖錯(cuò)誤(data latching error)的發(fā)生，OE時(shí)間一般接近 柵極走線信號(hào)電阻電容延遲(gate line RC delay),因此勢必減少像素電極的充電時(shí)間， 從而造成像素電極充電不足，影響畫面顯示。并且，對(duì)于交錯(cuò)開(Interlaced) GIA架構(gòu)，由 于柵極脈沖(gate pulse)分別從兩端驅(qū)動(dòng)，OE時(shí)間的設(shè)定也較困難。

發(fā)明內(nèi)容
本發(fā)明的目的是針對(duì)現(xiàn)有的驅(qū)動(dòng)方法中存在的像素電極由于受OE的影響而造成 充電時(shí)間不足，影響顯示效果的問題，發(fā)明一種增加GIA驅(qū)動(dòng)下像素電極充電時(shí)間的方法。本發(fā)明的技術(shù)方案是
一種增加GIA驅(qū)動(dòng)下像素電極充電時(shí)間的方法，其特征是
首先，在陣列(array)電路中至少增加一條虛擬柵極(dummy gate)走線，且在施加?xùn)?極脈沖時(shí)首先打開虛擬柵極(dummy gate)走線的柵極脈沖，然后從第一根柵極走線開始依 次打開陣列電路上的所有柵極走線；本發(fā)明的虛擬柵極是客觀存在的但不直接參與顯示驅(qū) 動(dòng)的柵極的總稱。其次，增加一條偵測電路，該偵測電路用于偵測虛擬柵極從左向右或從右向左的 柵極信號(hào)電阻電容延遲(gate RC delay)值；
最后，由定時(shí)器(Tcon)根據(jù)偵測電路的測定值確定數(shù)據(jù)緩沖輸出(data buffer dump) 的時(shí)刻，即可達(dá)到省去輸出使能(OE)時(shí)間，使GIA驅(qū)動(dòng)下gate打開時(shí)間全部用于像素電極 的充電，提高顯示效果。所述的虛擬柵極的數(shù)量為兩根。所述的偵測電路設(shè)置在玻璃陣列電路或資料驅(qū)動(dòng)集成電路(IC)內(nèi)，偵測虛擬柵極 (dummy gate)從左至右或從右至左各位置的柵極信號(hào)電阻電容延遲大小。
本發(fā)明的方法尤其適用于交錯(cuò)型GIA面板的像素電極驅(qū)動(dòng)控制中。簡言之，本發(fā)明是通過在陣列(array)電路中增加兩條虛擬柵極(dummy gate) 走線，再設(shè)置一簡單的偵測電路，偵測一條柵極線(gate line，即本發(fā)明增設(shè)的虛擬柵極 線)從左往右或從右往左時(shí)柵極信號(hào)電阻電容延遲(gate RC delay)的大小。據(jù)此，計(jì)時(shí)器 (Tcon)即可精確地設(shè)定數(shù)據(jù)緩沖輸出(data buffer dump)時(shí)刻，而且省去了 OE時(shí)間，較之 傳統(tǒng)的架構(gòu)，很大程度地增加了充電時(shí)間。本發(fā)明的有益效果
本發(fā)明由于省去了 OE時(shí)間，較之傳統(tǒng)的架構(gòu)，很大程度地增加了充電時(shí)間，它解決了 大面板尺寸及高頻率驅(qū)動(dòng)條件下像素電極充電不足的難題，使得像素電極充電不再受柵極 信號(hào)電阻電容延遲的影響。本發(fā)明由于省去了 OE時(shí)間，因此尤其適應(yīng)于交錯(cuò)型(Interlaced )GIA架構(gòu)的面 板使用。本發(fā)明方法簡單，不受陣列制程(包括金屬厚度、⑶線寬，片電阻等)的影響。


圖1為傳統(tǒng)薄膜晶體管液晶顯示器(TFT-IXD)的驅(qū)動(dòng)架構(gòu)，主要包括柵極(gate) 信號(hào)，數(shù)據(jù)(data)信號(hào)，在此不再敘述。圖2.傳統(tǒng)薄膜晶體管液晶顯示器(TFT-IXD)的驅(qū)動(dòng)架構(gòu)，柵極信號(hào)電阻電容延 遲(gate signal RC delay)示意圖及輸出使能(OE)信號(hào)時(shí)序圖。圖3.采用交錯(cuò)型(Interlaced)GIA架構(gòu)的面板(panel)示意圖及柵極(gate)脈 沖波形。圖4.是本發(fā)明驅(qū)動(dòng)架構(gòu)。圖5是本發(fā)明之?dāng)?shù)據(jù)緩沖輸出(data buffer dump)示意圖。圖6.本發(fā)明較之傳統(tǒng)技術(shù)，延長gate打開時(shí)間示意圖。圖7. GIA 技術(shù) gate signal 模擬結(jié)果(120Hz)。
具體實(shí)施例方式下面結(jié)合附圖和實(shí)施例對(duì)本發(fā)明作進(jìn)一步的說明。如圖3-6所示。一種增加GIA驅(qū)動(dòng)下像素電極充電時(shí)間的方法，它包括以下步驟
首先，在陣列(array)電路中至少增加兩條(具體實(shí)施時(shí)還可為一條、三條、四條或 四條以上)虛擬柵極(dummy gate)走線，且在施加?xùn)艠O脈沖時(shí)首先打開虛擬柵極(dummy gate)走線的柵極脈沖，然后從第一根柵極走線開始依次打開陣列電路上的所有柵極走線； 本發(fā)明的虛擬柵極是客觀存在的但不直接參與顯示驅(qū)動(dòng)的柵極的總稱。其次，增加一條偵測電路，該偵測電路用于偵測虛擬柵極從左向右或從右向左的 柵極信號(hào)電阻電容延遲(gate RC delay)值；偵測電路可設(shè)置在玻璃陣列電路或資料驅(qū)動(dòng) 集成電路(IC)內(nèi)，偵測虛擬柵極(dummy gate)從左至右或從右至左各位置的柵極信號(hào)電阻 電容延遲大小；
最后，由定時(shí)器(Tcon)根據(jù)偵測電路的測定值確定數(shù)據(jù)緩沖輸出(data buffer dump)的時(shí)刻，即可達(dá)到省去輸出使能(OE)時(shí)間，增大GIA驅(qū)動(dòng)下像素電極的充電時(shí)間，提高顯示 效果。圖3為交錯(cuò)型(Interlaced) GIA架構(gòu)的面板(panel)示意圖及柵極(gate)信號(hào) 波形。特別提出，G1/G2/G5/G6 (第一根柵極線/第二根柵極線/第五根柵極線/第六根柵 極線)等gate pulse從左往右輸出，而G3/G4/G7/G8 (第三根柵極線/第四根柵極線/第 七根柵極線/第八根柵極線)等gate pulse從右往左輸出。圖4為本發(fā)明驅(qū)動(dòng)架構(gòu)，該架構(gòu)在驅(qū)動(dòng)顯示的第一條柵極線(gate line)之前再 增加兩條虛擬柵極線(dummy gate line)，虛擬柵極線從左向右(dummy gate left，左右向 虛擬柵極)走線的柵極脈沖信號(hào)(gate pulse)從左往右輸出，虛擬柵極線從右向左(dummy gate right，右左向虛擬柵極)走線的柵極脈沖信號(hào)(gate pulse)從右往左輸出。圖5為一條柵極(gate)走線(gate in初始段)與(gate end末尾段)不同的電阻 電容延遲(RC delay)情形，及在這兩種情況下數(shù)據(jù)緩沖輸出(data buffer dump)的示意 圖。結(jié)合圖4，首先將dummy gate left(左右向虛擬柵極)給出圖4中所示的波形，第二步， 在source IC(資料驅(qū)動(dòng)集成電路)或玻璃基板上陣列電路中設(shè)置一偵測電路(該電路為 一常規(guī)電路，可采用現(xiàn)有技術(shù)加以實(shí)現(xiàn))，偵測dummy gate left從左往后，各處的gate RC delay。第三步，Data buffer (數(shù)據(jù)緩沖器)再根據(jù)偵測到的gate RC delay情況，分別將 數(shù)據(jù)信號(hào)往右平移不同時(shí)間輸出，如圖5所示。dummy gate right (右左向虛擬柵極)的工 作原理相同。由圖6即可看出，本發(fā)明由于省去了 OE時(shí)間，增大了 gate打開的時(shí)間，即延長了 像素充電時(shí)間。圖7為使用GIA技術(shù)產(chǎn)生的gate signal的模擬結(jié)果，其顯示了 gate signal在 gate初始段與末尾段的差異情況。若采用傳統(tǒng)架構(gòu)，由于gate signal在gate初始段與 末尾段的差異，需要設(shè)定OE時(shí)間，充電時(shí)間被降低。若采用本發(fā)明，即可省去OE時(shí)間。此外，表1還給出了本發(fā)明的驅(qū)動(dòng)方法與傳統(tǒng)驅(qū)動(dòng)方法的像素電極充電時(shí)間對(duì) 比。 從表1中可以看出本發(fā)明結(jié)合GIA技術(shù)，pixel充電時(shí)間較之傳統(tǒng)架構(gòu)具有很大 地提升，其隨著頻率提高及RC loading增大更明顯。因此本發(fā)明的方法尤其適用于交錯(cuò)型 GIA面板的像素電極驅(qū)動(dòng)控制。本發(fā)明未涉及部分均與現(xiàn)有技術(shù)相同或可采用現(xiàn)有技術(shù)加以實(shí)現(xiàn)。
權(quán)利要求
一種增加GIA驅(qū)動(dòng)下像素電極充電時(shí)間的方法，其特征是首先，在陣列(array)電路中至少增加一條虛擬柵極(dummy gate)走線，且在施加?xùn)艠O脈沖時(shí)首先打開虛擬柵極(dummy gate)走線的柵極脈沖，然后從第一根柵極走線開始依次打開陣列電路上的所有柵極走線；其次，增加一偵測電路，該偵測電路用于偵測虛擬柵極從左向右或從右向左的柵極信號(hào)電阻電容延遲(gate RC delay)值；最后，由定時(shí)器(Tcon)根據(jù)偵測電路的測定值確定數(shù)據(jù)緩沖輸出(data buffer dump)的時(shí)刻，即可達(dá)到省去輸出使能(OE)時(shí)間，使GIA驅(qū)動(dòng)下gate打開時(shí)間全部用于像素電極的充電，提高顯示效果。
2 如權(quán)利1所述的方法，其特征是所述的虛擬柵極的數(shù)量為兩根。
3.如權(quán)利1所述的方法，其特征是所述的偵測電路設(shè)置在玻璃陣列電路或資料驅(qū)動(dòng)集 成電路(IC)內(nèi)，偵測虛擬柵極(dummy gate)從左至右或從右至左各位置的柵極信號(hào)電阻電 容延遲大小。
4.一種權(quán)利要求1所述的方法，其特征是它在交錯(cuò)型(Interlaced) GIA架構(gòu)中的應(yīng)用。
全文摘要
在傳統(tǒng)TFT-LCD(薄膜晶體管液晶顯示器)系統(tǒng)驅(qū)動(dòng)中，通常會(huì)設(shè)置OE(Outputenable輸出使能)信號(hào)以解決gateRCdelay(柵極信號(hào)電阻電容延遲)造成的datalatchingerror(數(shù)據(jù)閉鎖錯(cuò)誤)的問題，OE時(shí)間大小一般接近于gatelineRCdelay(柵極走線信號(hào)電阻電容延遲),因此勢必減少像素電極的充電時(shí)間，這種現(xiàn)象隨著刷新頻率及gatelineRCdelay的增大，更為明顯。本發(fā)明僅需在玻璃陣列電路中增加1或2條dummygate(虛擬柵極)走線，即可省去OE時(shí)間，從而保證像素電極足夠的充電時(shí)間，且不受array制程的影響(metalthickness金屬厚度,CD線寬，sheet-resistance片電阻等)。此外，本發(fā)明在交錯(cuò)型GIA電路中的應(yīng)用將尤為重要。
文檔編號(hào)G09G3/36GK101901586SQ20101026666
公開日2010年12月1日 申請(qǐng)日期2010年8月30日 優(yōu)先權(quán)日2010年7月30日
發(fā)明者周劉飛 申請(qǐng)人:南京中電熊貓液晶顯示科技有限公司