專利名稱：半導(dǎo)體裝置及使用該裝置的顯示裝置的數(shù)據(jù)驅(qū)動器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體裝置及使用該裝置的顯示裝置的數(shù)據(jù)驅(qū)動器。
背景技術(shù)：
最近，扁平面板顯示裝置除了在手機(jī)(移動電話、便攜式電話)和筆記本電腦、監(jiān) 視器方面之外，作為大屏幕電視機(jī)的需求也在擴(kuò)大。這些顯示裝置采用液晶和有機(jī)EL作為 顯示設(shè)備，其驅(qū)動方式主要采用有源矩陣驅(qū)動方式。圖17是示意表示代表性的有源矩陣驅(qū) 動方式的顯示裝置中與顯示部的像素連接的主要部分的結(jié)構(gòu)的圖。首先，參照圖17簡要說 明有源矩陣驅(qū)動方式的顯示裝置。一般，在有源矩陣驅(qū)動方式的顯示裝置中，顯示部960由將像素部964和薄膜晶體 管(TFT)963配置成矩陣狀的半導(dǎo)體基板(例如，彩色SXGA面板為1280XRGB像素列X 1024 像素行)構(gòu)成。在液晶顯示裝置中，像素部964包括被封入到對每個像素部設(shè)置的透明電 極和相對基板之間的液晶，該相對基板與半導(dǎo)體基板相對設(shè)置，并在整個面上形成有一個 透明的電極。在有機(jī)EL顯示裝置中，像素部964還包括有機(jī)EL元件和控制流向有機(jī)EL元 件的電流的薄膜晶體管。通過掃描信號來控制具有開關(guān)功能的TFT963的導(dǎo)通/截止，在TFT963導(dǎo)通時，與 影像數(shù)據(jù)信號對應(yīng)的灰度電壓信號提供給像素部964，并作用于各像素部的顯示設(shè)備來控 制各像素的亮度，由此進(jìn)行顯示。在液晶顯示裝置中，例如，相對于顯示裝置內(nèi)部的背照燈， 液晶的透射率根據(jù)提供給像素部964的灰度電壓信號與相對基板電壓的電位差而變化，由 此進(jìn)行顯示。另一方面，在有機(jī)EL顯示裝置中，根據(jù)提供給像素部964的灰度電壓信號來 控制電流的薄膜晶體管，控制流向有機(jī)EL元件的電流，有機(jī)EL元件的發(fā)光亮度根據(jù)該電流 而變化，由此進(jìn)行顯示。另外，在有機(jī)EL顯示裝置中，也存在從驅(qū)動器直接向像素部提供電 流信號的結(jié)構(gòu)，但在本說明書中為從驅(qū)動器提供灰度電壓信號，并由像素部轉(zhuǎn)換為電流信 號的顯示裝置。掃描信號從柵極驅(qū)動器970提供到掃描線961，向各像素部964提供灰度信號電壓 是從數(shù)據(jù)驅(qū)動器980經(jīng)由數(shù)據(jù)線962進(jìn)行的。并且，柵極驅(qū)動器970和數(shù)據(jù)驅(qū)動器980由 顯示控制器950控制，柵極驅(qū)動器970和數(shù)據(jù)驅(qū)動器980所需要的時鐘CLK、控制信號等由 顯示控制器950提供，影像數(shù)據(jù)被提供給數(shù)據(jù)驅(qū)動器980。電源電壓分別由電源電路940提 供。另外，提供給數(shù)據(jù)驅(qū)動器980的影像數(shù)據(jù)是數(shù)字?jǐn)?shù)據(jù)。1個畫面量的數(shù)據(jù)的改寫是在1幀期間(在60Hz驅(qū)動時通常約為0. 017秒)進(jìn) 行，在各掃描線依次選擇每1像素行(每行)，在選擇期間內(nèi)，從各數(shù)據(jù)線向像素部964提供 灰度電壓信號。另外，既有在掃描線中同時選擇多個像素行的結(jié)構(gòu)，也有以60Hz以上的幀 頻率進(jìn)行驅(qū)動的結(jié)構(gòu)。另外，柵極驅(qū)動器970只要提供至少2值的掃描信號即可，而數(shù)據(jù)驅(qū)動器980則需 要由與灰度數(shù)對應(yīng)的多值電平的灰度電壓信號來驅(qū)動數(shù)據(jù)線。因此，數(shù)據(jù)驅(qū)動器980具有 解碼器，對應(yīng)于各數(shù)據(jù)線將影像數(shù)據(jù)轉(zhuǎn)換為模擬電壓；和放大電路，將模擬電壓放大輸出給數(shù)據(jù)線962。圖18利用方框表示圖17所示的數(shù)據(jù)驅(qū)動器980的主要部分。參照圖18說明數(shù) 據(jù)驅(qū)動器的結(jié)構(gòu)。參照圖18，數(shù)據(jù)驅(qū)動器980具有移位寄存部16、數(shù)據(jù)寄存及鎖存部15、電平移位器 組14、解碼器組10、基準(zhǔn)電壓產(chǎn)生電路11、放大電路組12、偏置電路13、和分別與多個數(shù)據(jù) 線(圖17中的962)連接的輸出端組Sl Sq。移位寄存部16根據(jù)時鐘信號CLK和起動信號，確定與輸出對應(yīng)的數(shù)據(jù)鎖存器的時 序。數(shù)據(jù)寄存及鎖存部15輸入影像數(shù)字?jǐn)?shù)據(jù)，根據(jù)由移位寄存部16確定的時序來鎖存數(shù) 字?jǐn)?shù)據(jù)，并對應(yīng)于STB信號(選通信號)的時序輸出給電平移位器組14。電平移位器組14 把作為各輸出的位數(shù)據(jù)而輸入的低電壓信號轉(zhuǎn)換為高電壓信號，并輸出給解碼器組10。移 位寄存部16和數(shù)據(jù)寄存及鎖存部15具有邏輯電路，一般以低電壓(0V 3. 3V)驅(qū)動?；鶞?zhǔn)電壓產(chǎn)生電路11產(chǎn)生對應(yīng)于灰度數(shù)確定的彼此不同相的電平的多個基準(zhǔn)電 壓信號，并提供給解碼器組10。解碼器組10具有與輸出數(shù)對應(yīng)的多個解碼電路，各解碼器 選擇與從電平移位器14輸出的位數(shù)據(jù)對應(yīng)的基準(zhǔn)電壓信號，并提供給放大電路組12的各 放大電路。放大電路組12的各放大電路從偏置電路13接收偏置信號，根據(jù)由解碼器組10 的各解碼器選擇的基準(zhǔn)電壓信號，將灰度電壓信號放大并輸出給輸出端組Sl Sq。另外， 灰度數(shù)一般被設(shè)為2的冪乘，冪乘的指數(shù)與數(shù)據(jù)的位數(shù)對應(yīng)。例如，在位數(shù)是8時，灰度數(shù) 是2的8次冪即256。解碼器組10的各解碼器具有與灰度數(shù)對應(yīng)的多值電平的多個基準(zhǔn)電壓線、和多 個開關(guān)晶體管，通過預(yù)定位數(shù)的數(shù)據(jù)(二進(jìn)位數(shù)據(jù))來控制多個開關(guān)晶體管導(dǎo)通、截止，從 多值電平的基準(zhǔn)電壓線組70選擇與數(shù)據(jù)對應(yīng)的基準(zhǔn)電壓信號。近年來，隨著顯示裝置的高質(zhì)量化，其顯示顏色數(shù)量增加。顯示顏色數(shù)量依賴于影 像數(shù)字?jǐn)?shù)據(jù)的位數(shù)、和從輸出放大器輸出的灰度電壓信號的電壓電平數(shù)(灰度數(shù))。不僅6 位數(shù)據(jù)(64灰度)，近年來8位數(shù)據(jù)(256灰度)的顯示裝置也在增加，另外也開發(fā)了 10位 數(shù)據(jù)(1024灰度)的顯示裝置。在數(shù)據(jù)的位數(shù)增加2時，灰度數(shù)增大為4倍，基準(zhǔn)電壓線數(shù)量和開關(guān)晶體管數(shù)量也 相應(yīng)增加。因此，解碼器的面積大幅增加，對數(shù)據(jù)驅(qū)動器的芯片成本增加的影響較大。并且，為了削減顯示裝置的驅(qū)動器安裝成本，要求增加每1芯片的輸出數(shù)，并減少 安裝在顯示裝置上的驅(qū)動器LSI的個數(shù)。因此，增加每1芯片的輸出數(shù)，并減小與輸出數(shù)對應(yīng)的各電路的間距的必要性增 大。為了應(yīng)對這些要求，當(dāng)務(wù)之急是尤其需要使解碼器組10成為節(jié)省面積的結(jié)構(gòu)。另外，作為縮小芯片的短邊方向尺寸及面積，并降低生產(chǎn)成本，縮小液晶顯示模塊 的畫框尺寸的解碼器(ROM解碼器)，專利文獻(xiàn)1公開了如下結(jié)構(gòu)，將增強(qiáng)型晶體管和耗盡型 晶體管配置成矩陣狀，并劃分為兩部分PROM解碼器。另外，專利文獻(xiàn)2公開了數(shù)字模擬轉(zhuǎn) 換電路的如下結(jié)構(gòu)，放大電路采用內(nèi)插運(yùn)算兩個基準(zhǔn)電壓并放大輸出的放大器，由此減小 由解碼器選擇的基準(zhǔn)電壓數(shù)，并縮小解碼器面積。專利文獻(xiàn)1 日本特開2000-163018號公報(參照其圖3)專利文獻(xiàn)2 日本特開2006-174180號公報(參照其圖7)下面說明對本發(fā)明的分析。
近年來，顯示驅(qū)動器的多灰度(多位)化得到發(fā)展，為了降低成本，強(qiáng)烈要求通過 精細(xì)工藝來縮小芯片面積。雖然金屬的層數(shù)較少時工藝成本低，但如果增加金屬的層數(shù)能 夠大幅削減面積，則能夠降低芯片成本。

發(fā)明內(nèi)容
本發(fā)明的目的在于，提供一種實(shí)現(xiàn)節(jié)省面積的解碼器及使用該解碼器的節(jié)省面積 (低成本)的數(shù)據(jù)驅(qū)動器。并且，本發(fā)明的其他目的在于，提供一種數(shù)據(jù)驅(qū)動器，能夠?qū)崿F(xiàn)上述目的，并且還 能夠應(yīng)對與輸出數(shù)對應(yīng)的解碼器電路的窄間距化。根據(jù)本發(fā)明，為了解決上述一個或多個問題，大致采用如下結(jié)構(gòu)。根據(jù)本發(fā)明，提供一種半導(dǎo)體裝置，在第1區(qū)域具有構(gòu)成2X2排列的第1 第4 晶體管，在所述2 X 2排列中，將所述第1 第4晶體管分別配置成下述關(guān)系相對于配置有 所述第1晶體管的行和列，所述第2晶體管被配置在同一行、不同列，所述第3晶體管被配 置在同一列、不同行，所述第4晶體管被配置在不同行、不同列，對應(yīng)于所述第1區(qū)域，具有 第1及第2信號線，被配置在第1布線層上，在所述排列的上方彼此分離并沿行方向延伸； 和第3及第4信號線，被配置與所述第1布線層不同的在第2布線層上，在所述排列的上方 彼此分離并沿行方向延伸，所述第1晶體管的第1擴(kuò)散層與所述第1布線層的所述第1信 號線連接，所述第2晶體管的第1擴(kuò)散層與所述第2布線層的所述第3信號線連接，所述第 3晶體管的第1擴(kuò)散層與所述第2布線層的所述第4信號線連接，所述第4晶體管的第1擴(kuò) 散層與所述第1布線層的所述第2信號線連接。在本發(fā)明中，所述第1及第3晶體管各自的柵極電極共同與2值的第1輸入信號連 接，所述第2及第4晶體管各自的柵極電極共同與2值的第2輸入信號連接，所述第1輸入 信號和所述第2輸入信號互補(bǔ)，所述第1晶體管的第2擴(kuò)散層和所述第2晶體管的第2擴(kuò) 散層通過第1節(jié)點(diǎn)共同連接，根據(jù)所述第1輸入信號及第2輸入信號，所述第1信號線或所 述第3信號線的信號被傳遞到所述第1節(jié)點(diǎn)，所述第3晶體管的第2擴(kuò)散層和所述第4晶 體管的第2擴(kuò)散層通過第2節(jié)點(diǎn)共同連接，根據(jù)所述第1輸入信號及第2輸入信號，所述第 2信號線或所述第4信號線的信號被傳遞到所述第2節(jié)點(diǎn)。在本發(fā)明中，在沿行方向平行移動所述第1區(qū)域而得到的位置所對應(yīng)的第2區(qū)域， 具有構(gòu)成2 X 2排列的第5 第8晶體管，在所述2 X 2排列中，將所述第5 第8晶體管配 置成下述關(guān)系相對于配置有所述第5晶體管的行和列，所述第6晶體管被配置在同一行、 不同列，所述第7晶體管被配置在同一列、不同行，所述第8晶體管被配置在不同行、不同 列，對應(yīng)于所述第2區(qū)域，具有第5及第6信號線，被配置在所述第1布線層上，在所述排 列的上方彼此分離并沿行方向延伸；和第7及第8信號線，被配置在所述第2布線層上，在 所述排列的上方彼此分離并沿行方向延伸，所述第5晶體管的第1擴(kuò)散層與所述第1布線 層的所述第5信號線連接，所述第6晶體管的第1擴(kuò)散層與所述第2布線層的所述第7信 號線連接，所述第7晶體管的第1擴(kuò)散層與所述第2布線層的所述第8信號線連接，所述第 8晶體管的第1擴(kuò)散層與所述第1布線層的所述第6信號線連接。在本發(fā)明中，所述第5及第7晶體管各自的柵極電極共同與2值的第3輸入信號 連接，所述第6及第8晶體管各自的柵極電極共同與2值的第4輸入信號連接，所述第3輸入信號和所述第4輸入信號互補(bǔ)，所述第5晶體管的第2擴(kuò)散層和所述第6晶體管的第2 擴(kuò)散層通過第3節(jié)點(diǎn)共同連接，根據(jù)所述第3輸入信號及所述第4輸入信號，所述第5信號 線或所述第7信號線的信號被傳遞到所述第3節(jié)點(diǎn)，所述第7晶體管的第2擴(kuò)散層和所述 第8晶體管的第2擴(kuò)散層通過第4節(jié)點(diǎn)共同連接，根據(jù)所述第3輸入信號及所述第4輸入 信號，所述第6信號線或所述第8信號線的信號被傳遞到所述第4節(jié)點(diǎn)。在本發(fā)明中，在從所述各布線層的上方觀察的平面上，所述第1布線層的所述第1 信號線和所述第2布線層的所述第3信號線之間至少一部分重疊，所述第1布線層的所述 第2信號線和所述第2布線層的所述第4信號線之間至少一部分重疊。在本發(fā)明中，在從所述各布線層的上方觀察的平面上，所述第1布線層的所述第5 信號線和所述第2布線層的所述第7信號線之間至少一部分重疊，所述第1布線層的所述 第6信號線和所述第2布線層的所述第8信號線之間至少一部分重疊。在本發(fā)明中，在所 述第1區(qū)域及第2區(qū)域上的所述第1布線層中，所述第1信號線和所述第5信號線相鄰，所 述第1布線層的所述第2信號線和所述第6信號線相鄰，在所述第1區(qū)域及第2區(qū)域上的 所述第2布線層中，所述第3信號線和所述第7信號線相鄰，所述第2布線層的所述第4信 號線和所述第8信號線相鄰。根據(jù)本發(fā)明，一種半導(dǎo)體裝置，包括解碼器，該解碼器具有一個所述第1區(qū)域的 2X2排列，或者在列方向上具有多個所述第1區(qū)域的2X2排列，并且具有一個所述第2區(qū) 域的2X2排列，或者在列方向上具有多個所述第2區(qū)域的2X2排列，所述解碼器在所述第 1區(qū)域和所述第2區(qū)域之間還具有選擇電路部，所述選擇電路部輸入所述各第1區(qū)域的所述 第1節(jié)點(diǎn)及第2節(jié)點(diǎn)的信號和所述各第2區(qū)域的所述第3節(jié)點(diǎn)及第4節(jié)點(diǎn)的信號，選擇并 輸出與2值的第5輸入信號對應(yīng)的至少一個節(jié)點(diǎn)的信號。在本發(fā)明中，也可以構(gòu)成為在所述2X2排列的行方向的延長線上具有多個所述 解碼器，在所述解碼器中，所述第1區(qū)域和所述第2區(qū)域之間夾著所述選擇電路部，所述第1 區(qū)域和所述第2區(qū)域被配置在所述解碼器的兩側(cè)，所述解碼器與在所述第1區(qū)域一側(cè)相鄰 的解碼器共用第1通孔和第2通孔，所述第1通孔用于將所述第1布線層的所述第1信號 線和所述第1晶體管的第1擴(kuò)散層連接，所述第2通孔用于將所述第2布線層的所述第4 信號線和所述第3晶體管的第1擴(kuò)散層連接，所述解碼器與在所述第2區(qū)域一側(cè)相鄰的解 碼器共用第3通孔和第4通孔，所述第3通孔用于將所述第1布線層的所述第5信號線和 所述第5晶體管的第1擴(kuò)散層連接，所述第4通孔用于將所述第2布線層的所述第8信號 線和所述第7晶體管的第1擴(kuò)散層連接。所述解碼器與在所述第1區(qū)域一側(cè)相鄰的解碼器 共用所述第1晶體管、第3晶體管各自的所述第1擴(kuò)散層，并且與在所述第2區(qū)域一側(cè)相鄰 的解碼器共用所述第5晶體管、第7晶體管各自的所述第1擴(kuò)散層。根據(jù)本發(fā)明，提供一種數(shù)據(jù)驅(qū)動器，具有與一個驅(qū)動輸出對應(yīng)的解碼器，并具有 預(yù)定的位數(shù)據(jù)信號和第1信號線 第8信號線；包括沿行方向和列方向相鄰配置的第1晶 體管 第4晶體管的第1區(qū)域；和包括沿行方向和列方向相鄰配置的第5晶體管 第8晶 體管的第2區(qū)域，所述第1信號線 第8信號線包括被層疊的第1布線層的4個信號線和 第2布線層的4個信號線，所述第1區(qū)域的所述第1晶體管 第4晶體管分別從所述第1 信號線 第8信號線中的所述第1布線層的2個信號線和所述第2布線層的2個信號線供 給信號，在相鄰的晶體管之間從不同的布線層供給信號，所述第2區(qū)域的所述第5晶體管 第8晶體管分別從所述第1信號線 第8信號線中與所述第1區(qū)域的所述第1晶體管 第 4晶體管所使用的信號線不同的、所述第1布線層的2個信號線和所述第2布線層的2個信 號線供給信號，在相鄰的晶體管之間從不同的布線層供給信號，所述第1晶體管 第8晶體 管從由所述第1信號線 第8信號線供給的信號中選擇并輸出與所述預(yù)定的位數(shù)據(jù)信號對 應(yīng)的信號。在本發(fā)明中，所述第1布線層的所述4個信號線和所述第2布線層的所述4個信 號線分別在同一布線層內(nèi)相鄰配置。在本發(fā)明中，所述第1布線層的所述4個信號線和所述第2布線層的所述4個信 號線的路徑被配置為包括上下重疊的部分。在本發(fā)明中，在所述第1區(qū)域及第2區(qū)域的所述第1晶體管 第8晶體管的上層 形成有所述第1布線層及第2布線層，在所述第1晶體管 第8晶體管與所述第1布線層 及第2布線層之間的中間層還具有第3布線層，所述第1布線層 第3布線層是與所述第1 晶體管 第8晶體管的柵極不同的層，并且是與所述第1 第8晶體管最近的3個布線層。在本發(fā)明中，具有與多個驅(qū)動器輸出對應(yīng)的多個所述解碼器，所述多個信號線由 多個所述解碼器共用。在第1區(qū)域具有被配置成2X2排列的第1 第4晶體管，在平行移動所述第1區(qū) 域而得到的第2區(qū)域具有被配置成2X2排列的第5 第8晶體管，第1布線層具有沿行方 向延伸的第1 第4電壓信號線，第2布線層具有沿行方向延伸的第1 第4電壓信號線， 在第1區(qū)域中，沿列方向排列的第1、第3晶體管的柵極共同與2值的第1信號連接，沿列方 向排列的第2、第4晶體管的柵極共同與2值的第2信號連接，所述第1晶體管的第1擴(kuò)散 層與第1布線層的第1電壓信號線連接，所述第3晶體管的第1擴(kuò)散層與第2布線層的第 3電壓信號線連接，所述第2晶體管的第1擴(kuò)散層與第2布線層的第1電壓信號線連接，所 述第4晶體管的第1擴(kuò)散層與第1布線層的第3電壓信號線連接，在第2區(qū)域中，沿列方向 排列的第5、第7晶體管的柵極共同與2值的第3信號連接，沿列方向排列的第6、第8晶體 管的柵極共同與2值的第4信號連接，所述第5晶體管的第1擴(kuò)散層與第1布線層的第2 電壓信號線連接，所述第7晶體管的第1擴(kuò)散層與第2布線層的第4電壓信號線連接，所述 第6晶體管的第1擴(kuò)散層與第2布線層的第2電壓信號線連接，所述第8晶體管的第1擴(kuò) 散層與第1布線層的第4電壓信號線連接。根據(jù)本發(fā)明，提供一種實(shí)現(xiàn)節(jié)省面積的解碼器及使用該解碼器的節(jié)省面積(低成 本)的數(shù)據(jù)驅(qū)動器。并且，根據(jù)本發(fā)明，提供一種數(shù)據(jù)驅(qū)動器，能夠應(yīng)對與輸出數(shù)對應(yīng)的解 碼器的窄間距化。


圖1是表示本發(fā)明的一個實(shí)施方式的結(jié)構(gòu)的圖。圖2是表示本發(fā)明的一個實(shí)施例的結(jié)構(gòu)的圖。圖3是表示本發(fā)明的一個實(shí)施例的解碼器的結(jié)構(gòu)的圖。圖4(A)、圖4(B)是表示本發(fā)明的一個實(shí)施例的金屬層的布局結(jié)構(gòu)的圖。圖5(A)、圖5(B)是表示本發(fā)明的一個實(shí)施例的金屬層的另一布局結(jié)構(gòu)的圖。圖6(A)、圖6(B)是表示本發(fā)明的一個實(shí)施例的金屬層的另一布局結(jié)構(gòu)的圖。
圖7(A)、圖7(B)是表示本發(fā)明的一個實(shí)施例的金屬層的另一布局結(jié)構(gòu)的圖。圖8(A)、圖8(B)是表示本發(fā)明的一個實(shí)施例的金屬層的另一布局結(jié)構(gòu)的圖。圖9(A)、圖9(B)是表示本發(fā)明的一個實(shí)施例的金屬層的另一布局結(jié)構(gòu)的圖。圖10(A)、圖10(B)是表示本發(fā)明的一個實(shí)施例的金屬層的另一布局結(jié)構(gòu)的圖。圖11(A)、圖11(B)是表示本發(fā)明的一個實(shí)施例的金屬層的另一布局結(jié)構(gòu)的圖。圖12是表示可適用本發(fā)明的比賽型解碼器的結(jié)構(gòu)的圖。圖13是表示可適用本發(fā)明的比賽型解碼器的其他結(jié)構(gòu)的圖。圖14是表示本發(fā)明的另一個實(shí)施方式的結(jié)構(gòu)的圖。圖15(A)、圖15(B)是表示半導(dǎo)體裝置的剖面結(jié)構(gòu)的圖。圖16(A)、圖16(B)是表示比較示例的金屬層的布局結(jié)構(gòu)的圖。圖17是表示顯示裝置的代表性結(jié)構(gòu)的圖。圖18是表示數(shù)據(jù)驅(qū)動器的代表性結(jié)構(gòu)示例的圖。
具體實(shí)施例方式說明本發(fā)明的實(shí)施方式。在本發(fā)明中，具有構(gòu)成2X2排列的第1 第4晶體管 (圖3中的21 24)，在所述2X2排列中，將所述第1 第4晶體管配置成下述關(guān)系相對 于配置有所述第1晶體管(21)的行和列，所述第2晶體管(22)被配置在同一行、不同列， 所述第3晶體管(23)被配置在同一列、不同行，所述第4晶體管(24)被配置在不同行、不 同列。具有第1及第2信號線(例如圖4(A)中的71-1、71-3)，被配置在第1布線層(71) 上，在所述排列的上方彼此分離并沿行方向延伸；和第3及第4信號線(例如圖4(B)中的 72-1、72-3)，被配置在與第1布線層(71)不同的第2布線層(72)上，在所述排列的上方 彼此分離并沿行方向延伸。第1晶體管(21)的第1擴(kuò)散層與第1布線層(71)的所述第1 信號線(71-1)連接，第2晶體管(22)的第1擴(kuò)散層與第2布線層(72)的所述第3信號線 (72-1)連接，第3晶體管(23)的第1擴(kuò)散層與第2布線層(72)的第4信號線(72_3)連 接，第4晶體管(24)的第1擴(kuò)散層與第1布線層(71)的所述第2信號線(71-3)連接。在 本發(fā)明中，第1及第3晶體管(21、23)各自的柵極電極共同與2值的第1輸入信號連接，第 2及第4晶體管(22、24)各自的柵極電極共同與2值的第2輸入信號連接。所述第1輸入 信號和所述第2輸入信號互補(bǔ)。第1晶體管(21)的第2擴(kuò)散層和第2晶體管(22)的第2 擴(kuò)散層通過第1節(jié)點(diǎn)(附2)共同連接，經(jīng)由根據(jù)所述第1輸入信號和第2輸入信號導(dǎo)通的 第1晶體管或第2晶體管(21或22)，第1信號線(71-1)或第3信號線(72-1)的信號被 傳遞到第1節(jié)點(diǎn)(附2)。第3晶體管(23)的第2擴(kuò)散層和第4晶體管(24)的第2擴(kuò)散層 共同與第2節(jié)點(diǎn)(附5)連接，經(jīng)由根據(jù)所述第1輸入信號和第2輸入信號導(dǎo)通的第3晶體 管或第4晶體管(23或24)，第2信號線(71-3)或第4信號線(72_3)的信號被傳遞到第2 節(jié)點(diǎn)(N15)。在本發(fā)明中，在沿行方向平行移動所述第1區(qū)域而得到的位置所對應(yīng)的第2區(qū)域， 具有構(gòu)成2 X 2排列的第5 第8晶體管(31-34)，在所述2 X 2排列中，將所述第5 第8 晶體管配置成下述關(guān)系相對于配置有第5晶體管(31)的行和列，第6晶體管(32)被配置 在同一行、不同列，第7晶體管(33)被配置在同一列、不同行，第8晶體管(34)被配置在不 同行、不同列。具有第5及第6信號線(71-2、71-4)，被配置在第1布線層(71)上，在所述排列的上方彼此分離并沿行方向延伸；和第7及第8信號線(72-2、72-4)，被配置在第2布 線層(72)上，在所述排列的上方彼此分離并沿行方向延伸。在本發(fā)明中，第5晶體管(31) 的第1擴(kuò)散層與第1布線層(71)的所述第5信號線(71-2)連接，第6晶體管(32)的第1 擴(kuò)散層與第2布線層(72)的所述第7信號線(72-2)連接。第7晶體管(33)的第1擴(kuò)散 層與第2布線層(72)的第8信號線(72-4)連接，第8晶體管(34)的第1擴(kuò)散層與所述第 1布線層的所述第6信號線(71-4)連接。第5及第7晶體管(31、33)各自的柵極電極共同 與2值的第3輸入信號連接，第6及第8晶體管(32、34)各自的柵極電極共同與2值的第4 輸入信號連接。所述第3輸入信號和所述第4輸入信號互補(bǔ)。第5晶體管(31)的第2擴(kuò) 散層和第6晶體管(32)的第2擴(kuò)散層通過第3節(jié)點(diǎn)(圖3中的N22)共同連接，經(jīng)由根據(jù) 所述第3輸入信號和第4輸入信號導(dǎo)通的第5晶體管或第6晶體管(31或32)，所述第5信 號線(71-2)或第7信號線(72-2)的信號被傳遞到第3節(jié)點(diǎn)(N22)。第7晶體管(33)的第 2擴(kuò)散層和第8晶體管(34)的第2擴(kuò)散層通過第4節(jié)點(diǎn)(N25)共同連接，經(jīng)由根據(jù)所述第 3輸入信號和第4輸入信號導(dǎo)通的第7晶體管或第8晶體管(33或34)，第6信號線(71_4) 或第8信號線(72-4)的信號被傳遞到第4節(jié)點(diǎn)(N25)。在本發(fā)明中，在所述第1區(qū)域和所述第2區(qū)域之間具有選擇電路部(40)，所述選擇 電路部輸入所述第1區(qū)域的所述第1及第2節(jié)點(diǎn)(m2、N15)的信號、和所述第2區(qū)域的所 述第3及第4節(jié)點(diǎn)(N22、N25)的信號，并根據(jù)對應(yīng)的2值的輸入信號選擇并輸出與至少一 個信號。在本發(fā)明中，在從所述各布線層的上方觀察的平面上，所述第1布線層的所述第1 信號線(71-1)和所述第2布線層(72)的所述第3信號線(72-1)之間至少一部分重疊，所 述第1布線層的所述第2信號線(71-3)和所述第2布線層的所述第4信號線(72-3)之間 至少一部分重疊。在從所述各布線層的上方觀察的平面上，第1布線層的所述第5信號線 (71-2)和所述第2布線層的所述第7信號線(72-2)之間至少一部分重疊，所述第1布線層 的所述第6信號線(71-4)和所述第2布線層的所述第8信號線(72-4)之間至少一部分在 重疊。下面，根據(jù)實(shí)施例進(jìn)行說明。圖1是表示本發(fā)明的一個實(shí)施方式的數(shù)據(jù)驅(qū)動器980的結(jié)構(gòu)的圖。參照圖1，數(shù)據(jù) 驅(qū)動器980具有解碼器組10、基準(zhǔn)電壓產(chǎn)生電路11、放大電路組12。解碼器組10具有分別與q個輸出端S1 Sq對應(yīng)配置的第1 第q解碼器10_1 10-q。放大電路組12也與q個輸出端S1 Sq分別對應(yīng)地具有第1 第q放大電路 12-1 12-q?；鶞?zhǔn)電壓產(chǎn)生電路11配置在解碼器10-p和10_(p+l)(其中，(p+1) ( q)之間。基準(zhǔn)電壓產(chǎn)生電路11由對第1電壓E1和第2電壓E2(E1 > E2)分壓的電阻串構(gòu) 成，從電阻串的各連接節(jié)點(diǎn)生成彼此不同的多個電壓電平的基準(zhǔn)電壓信號。多個電平的基準(zhǔn)電壓信號通過對于全部輸出S1 Sq共用的基準(zhǔn)電壓信號線組70 輸入到解碼器10-1 10-q。按每個輸出，向解碼器10-1 10-q分別輸入從電平移位器輸出的(n+1)位的數(shù) 據(jù)信號DO Dn、及其互補(bǔ)信號(Complementary signal) DOB DnB，解碼器10-1 10-q 分別選擇與數(shù)據(jù)信號對應(yīng)的基準(zhǔn)電壓信號并從OUT輸出。由解碼器10-1 10-q選擇的基
12準(zhǔn)電壓信號，在由放大電路12-1 12-q分別放大后輸出給輸出端S1 Sq。另外，放大電 路12-1 12-q不僅輸入一個基準(zhǔn)電壓信號，并將對應(yīng)的灰度電壓信號放大輸出，還可以 輸入多個基準(zhǔn)電壓信號并預(yù)算放大，輸出對應(yīng)的灰度電壓信號。例如，也可以采用專利文獻(xiàn) 2(圖7)公開的那種結(jié)構(gòu)，即輸入兩個基準(zhǔn)電壓信號，將所述兩個基準(zhǔn)電壓信號的中間電壓 作為灰度電壓信號放大輸出。與此對應(yīng)，圖1中的解碼器10-1 10-q分別選擇一個或多個 基準(zhǔn)電壓信號并從OUT輸出。并且，在圖1中，電平移位器輸出數(shù)據(jù)信號用DO Dn圖示， 省略圖示互補(bǔ)信號DOB DnB。雖然沒有特殊限制，但在圖1中，第1 第q解碼器10-1 10-q由同一導(dǎo)電型的 晶體管開關(guān)構(gòu)成。并且，相鄰的解碼器把邊界(a)和(b)作為對稱軸，分別呈對稱配置(按 照鏡像對稱的關(guān)系配置)。以邊界(a)為軸，把邊界(a)的左側(cè)的解碼器折返，就成為邊界 (a)的右側(cè)的解碼器。以邊界(b)為軸，把邊界(b)的左側(cè)的解碼器折返，就成為邊界(b) 的右側(cè)的解碼器。圖2是表示適用本發(fā)明的解碼器的電路結(jié)構(gòu)的圖，是表示與圖1所示的一個輸出 對應(yīng)的解碼器10_k(k是1 q的任意整數(shù))的結(jié)構(gòu)的圖。參照圖2，解碼器10-k把(n+1)位的數(shù)據(jù)信號DO Dn及其互補(bǔ)信號DOB DnB作 為輸入，選擇與所輸入的數(shù)據(jù)信號對應(yīng)的基準(zhǔn)電壓信號，并輸出給OUT。圖2表示采用(n+1) 位的數(shù)據(jù)信號D0 Dn及其互補(bǔ)信號D0B DnB中的1位的信號DX及其互補(bǔ)信號DXB的 選擇電路部，以及采用另一個1位的信號DY及其互補(bǔ)信號DYB的選擇電路部的具體結(jié)構(gòu)。關(guān)于由信號(DXB、DX)選擇的選擇電路部，作為代表示出了把4個開關(guān)晶體管作為 一組的相同結(jié)構(gòu)的選擇電路部20-(j-l)、20-j、20-(j+l)，沿圖示的縱方向設(shè)置多個相同結(jié) 構(gòu)的選擇電路部。在此，具體說明選擇電路部20-j。選擇電路部20-j通過由信號(DXB、DX)來控制導(dǎo)通、截止的4個開關(guān)晶體管21 24，從4個基準(zhǔn)電壓信號Vh、Vh+1、Vh+2、Vh+3中選擇2個基準(zhǔn)電壓信號。開關(guān)晶體管21連接在供給基準(zhǔn)電壓信號Vh的節(jié)點(diǎn)Nil和節(jié)點(diǎn)N12之間。開關(guān)晶 體管22連接在供給基準(zhǔn)電壓信號Vh+1的節(jié)點(diǎn)N13和節(jié)點(diǎn)N12之間。開關(guān)晶體管23連接 在供給基準(zhǔn)電壓信號Vh+2的節(jié)點(diǎn)N14和節(jié)點(diǎn)N15之間。開關(guān)晶體管24連接在供給基準(zhǔn)電 壓信號Vh+3的節(jié)點(diǎn)N16和節(jié)點(diǎn)N15之間。節(jié)點(diǎn)N12和節(jié)點(diǎn)N15分別向選擇電路部40輸入 所選擇的基準(zhǔn)電壓信號。開關(guān)晶體管21、23共同導(dǎo)通、截止，開關(guān)晶體管22、24共同地、并 且與開關(guān)晶體管21、23互補(bǔ)地導(dǎo)通、截止。在開關(guān)晶體管21、23導(dǎo)通時，開關(guān)晶體管22、24 截止，在開關(guān)晶體管21、23截止時，開關(guān)晶體管22、24導(dǎo)通。選擇電路部20-(j-l)、20_(j+l)也是相同的結(jié)構(gòu)，根據(jù)信號(DXB、DX)從4個基準(zhǔn) 電壓信號中選擇2個基準(zhǔn)電壓信號，并輸入選擇電路部40。另外，例如在信號DX對開關(guān)晶 體管22、24進(jìn)行相同的導(dǎo)通、截止控制時，信號DXB對開關(guān)晶體管21、23進(jìn)行相同的導(dǎo)通、 截止控制?；蛘?，也可以將信號DX和信號DXB切換，信號DXB對開關(guān)晶體管22、24進(jìn)行相 同的控制，信號DX對開關(guān)晶體管21、23進(jìn)行相同的控制。關(guān)于由信號(DY、DYB)選擇的選擇電路部，作為代表示出了把4個開關(guān)晶體管作為 一組的相同結(jié)構(gòu)的選擇電路部30-(j-l)、30-j、30-(j+l)，沿圖示的縱方向設(shè)置多個相同結(jié) 構(gòu)的選擇電路部。下面，具體說明選擇電路部30-j。選擇電路部30-j通過由信號(DY、DYB)來控制導(dǎo)通、截止的4個開關(guān)晶體管31 34，從4個基準(zhǔn)電壓信號Vi、Vi+l、Vi+2、Vi+3中選擇2個基準(zhǔn)電壓信號。開關(guān)晶體管31連 接在供給基準(zhǔn)電壓信號VI的節(jié)點(diǎn)N21和節(jié)點(diǎn)N22之間。開關(guān)晶體管32連接在供給基準(zhǔn)電 壓信號Vi+1的節(jié)點(diǎn)N23和節(jié)點(diǎn)N22之間。開關(guān)晶體管33連接在供給基準(zhǔn)電壓信號Vi+2 的節(jié)點(diǎn)N24和節(jié)點(diǎn)N25之間。開關(guān)晶體管34連接在供給基準(zhǔn)電壓信號Vi+3的節(jié)點(diǎn)N26和 節(jié)點(diǎn)N25之間。節(jié)點(diǎn)N22和節(jié)點(diǎn)N25分別向選擇電路部40輸入所選擇的信號。選擇電路部30-(j-l)、30_(j+l)也是相同的結(jié)構(gòu)，根據(jù)信號(DY、DYB)從4個基準(zhǔn) 電壓信號中選擇2個基準(zhǔn)電壓信號，并輸入選擇電路部40。另外，例如在信號DY對開關(guān)晶 體管32、34進(jìn)行相同的導(dǎo)通、截止控制時，信號DYB對開關(guān)晶體管31、33進(jìn)行相同的導(dǎo)通、 截止控制?；蛘撸部梢詫⑿盘朌Y和信號DYB切換。選擇電路部40把DnB DOB、Dn DO中、除了信號(DXB、DX)、(DY、DYB)之外的 數(shù)據(jù)信號(信號及其互補(bǔ)信號)作為輸入，從由信號(DXB、DX)、(DY、DYB)選擇的多個基準(zhǔn) 電壓信號中，選擇與除了(DXB、DX)、(DY、DYB)之外的數(shù)據(jù)信號對應(yīng)的基準(zhǔn)電壓信號，并輸 出給OUT。另外，X、Y可以是0 n的任一個整數(shù)，X和Y也可以相同。關(guān)于具體示例將在后 面參照圖12和圖13說明。圖3是表示適用本發(fā)明的解碼器的布局圖的圖。圖3對應(yīng)于圖2所示的解碼器 10-k的電路結(jié)構(gòu)。在圖3中示出了由數(shù)據(jù)信號(DXB、DX)、(DY, DYB)控制的開關(guān)晶體管的 布局圖。開關(guān)晶體管以跨越兩個擴(kuò)散層56和擴(kuò)散層56的方式設(shè)有柵極層51 (柵極電極)。 將柵極層51夾在中間的擴(kuò)散層56表示開關(guān)晶體管的漏極區(qū)域或源極區(qū)域，圖中的方框■ 和圓 表示漏極區(qū)域或源極區(qū)域的連接節(jié)點(diǎn)?！霰硎竟┙o參照信號的節(jié)點(diǎn)， 表示輸出基 準(zhǔn)電壓信號的節(jié)點(diǎn)。另外，圖3示出的示例表示兩個開關(guān)晶體管共同連接輸出側(cè)節(jié)點(diǎn) 的布局圖。圖中的左右方向?qū)?yīng)于數(shù)據(jù)驅(qū)動器的長邊方向，圖中的上下方向?qū)?yīng)于數(shù)據(jù)驅(qū)動 器的短邊方向。因此，通過將兩個開關(guān)晶體管的一端(節(jié)點(diǎn) )共用，能夠減小解碼器的間距(與 1個輸出相應(yīng)的解碼器的寬度)。并且，多個基準(zhǔn)電壓信號線組70沿數(shù)據(jù)驅(qū)動器的長邊方向延伸配置。基準(zhǔn)電壓信 號線組70由后面敘述的第1金屬層71和第2金屬層72構(gòu)成。在圖3中，利用直線表示基 準(zhǔn)電壓信號線組70的各信號線。下面，與圖2相同，說明作為代表的選擇電路部20-j和選擇電路部30-j。選擇電路部20-j具有共同連接節(jié)點(diǎn)N12的、沿行方向相鄰的兩個開關(guān)晶體管 21,22 ；和共同連接節(jié)點(diǎn)N15的、沿行方向相鄰的兩個開關(guān)晶體管23、24。并且，開關(guān)晶體管 21、23及開關(guān)晶體管22、24在列方向也分別彼此相鄰。選擇電路部30-j具有共同連接節(jié)點(diǎn)N22的、沿行方向相鄰的兩個開關(guān)晶體管 31、32;和共同連接節(jié)點(diǎn)擬5的、沿行方向相鄰的兩個開關(guān)晶體管33、34。并且，開關(guān)晶體管 31、33及開關(guān)晶體管32、34在列方向也分別彼此相鄰?；鶞?zhǔn)電壓信號線組70中、由各4個第1及第2金屬層71、72構(gòu)成的8根基準(zhǔn)電壓 信號線，共同對應(yīng)于選擇電路部20-j和30-j，并被布線在開關(guān)晶體管21 24、31 34的布局位置的正上方或最近的位置。在圖3中，選擇電路部20-j的2行2列的4個開關(guān)晶體管21 24，分別從8個基 準(zhǔn)電壓信號線中的兩個第1金屬層71及兩個第2金屬層72供給基準(zhǔn)電壓信號，而且，在相 鄰晶體管之間從不同的金屬層供給信號。這種結(jié)構(gòu)構(gòu)成本發(fā)明的一個特征。具體地講，在開關(guān)晶體管21、24的節(jié)點(diǎn)N11、N16與金屬層71、72中的一方連接時， 開關(guān)晶體管22、23的節(jié)點(diǎn)W3、N14與金屬層71、72中的另一方連接。選擇電路部30-j的2行2列的4個開關(guān)晶體管31 34，分別從8個基準(zhǔn)電壓信 號線中剩余的兩個第1金屬層71及剩余的兩個第2金屬層72供給基準(zhǔn)電壓信號，而且，在 相鄰晶體管之間從不同的金屬層供給信號。這種結(jié)構(gòu)構(gòu)成本發(fā)明的一個特征。具體地講， 在開關(guān)晶體管31、34的節(jié)點(diǎn)N21、N26與金屬層71、72中的一方連接時，開關(guān)晶體管32、33 的節(jié)點(diǎn)N23、N24與金屬層71、72中的另一方連接。在圖3中，把通過包括節(jié)點(diǎn)N11、N14的節(jié)點(diǎn)組的直線設(shè)為與相鄰的解碼器(例如， 解碼器lO-(k-l))的邊界(a)，把通過包括節(jié)點(diǎn)N21、N24的節(jié)點(diǎn)組的直線設(shè)為與相鄰的解 碼器(例如，解碼器10-(k+l))的邊界(b)，如圖1所示，如果相對于邊界線(a)、(b)形成 對稱配置(鏡像對稱)，則通過邊界線的各節(jié)點(diǎn)在相鄰解碼器之間被共用，因此能夠減小解 碼器的間距(與1個輸出相應(yīng)的解碼器的寬度)。選擇電路部20-j或選擇電路部30-j的沿行及列方向延伸的4個晶體管，也可以 根據(jù)需要多少偏移配置。并且，選擇電路部20-j和選擇電路部30-j彼此只要是能夠共用8個基準(zhǔn)電壓信 號線的配置，則將選擇電路部40夾在之間的配置狀態(tài)也可以多少偏移。選擇電路部40與 圖2相同，所以省略說明。說明本發(fā)明的實(shí)施方式的集成電路裝置的優(yōu)選結(jié)構(gòu)。圖15是表示本發(fā)明的一 個實(shí)施方式的晶體管及布線的剖面結(jié)構(gòu)的圖。圖15(A)示意表示在硅基板表面上形成 有晶體管的結(jié)構(gòu)，圖15(B)示意表示在絕緣基板上形成晶體管的結(jié)構(gòu)(SOI Silicon On Insulator (硅絕緣體))。如圖15(A)所示，形成有由源極區(qū)域和漏極區(qū)域56、以及柵極電 極51構(gòu)成的晶體管，上述源極區(qū)域和漏極區(qū)域56形成于基板50A表面的擴(kuò)散層上，上述柵 極電極51在源極區(qū)域和漏極區(qū)域56之間的溝道區(qū)域上經(jīng)由柵極絕緣膜58而設(shè)置，并至少 具有將晶體管之間及其他元件之間連接的金屬層71、金屬層72、金屬層55。在上述各層之 間形成有絕緣膜(層間絕緣膜)59。另外，晶體管的柵極51、源極(擴(kuò)散層)56和漏極(擴(kuò) 散層)56，通過接觸件54 (以下也將接觸件簡稱為“CT”)與金屬層55連接。金屬層55通 過通孔62 (以下也將通孔簡稱為“TH”)與上層的第2金屬層72連接。另外，金屬層72通 過TH61與上層的金屬層71連接。TH61也可以隔著金屬層72形成于TH62的正上方。TH62 也可以隔著金屬層55形成于CT54的正上方。一般，在集成電路裝置中，金屬層55、71、72采用加工性能良好且低廉的鋁或鋁合 金作為布線材料(AL)。也可以采用除鋁之外的金屬材料(例如銅(Cu)等)。在圖15中示 出了金屬層55、72、71的3層結(jié)構(gòu)的示例，但也可以在金屬層71的上層還設(shè)置其他金屬層。 最上層的金屬層可以在PAD (焊盤)部通過凸塊與外部連接，并從外部接收信號供給，或向 外部輸出信號?；?0A—般采用單晶硅的半導(dǎo)體基板，但也可以是如圖15(B)所示的玻璃 等絕緣性基板50B。形成于絕緣性基板50B上的晶體管一般被稱為薄膜晶體管(TFT)，形成由源極區(qū)域和漏極區(qū)域56、以及柵極電極51構(gòu)成的晶體管，上述柵極電極51在源極區(qū)域和 漏極區(qū)域56之間的溝道區(qū)域上經(jīng)由柵極絕緣膜58而設(shè)置，并至少具有將晶體管之間及其 他元件之間連接的金屬層71、金屬層72、金屬層55。在上述各層之間形成有絕緣膜59 (層 間絕緣膜)。圖4(A)、圖4(B)是表示本發(fā)明的一個實(shí)施方式的高密度布線布局的圖。圖4表示向圖3中的解碼器10-k的選擇電路部20-j和30-j的8個開關(guān)晶體管 21 24、31 34提供基準(zhǔn)電壓信號的、8個基準(zhǔn)電壓信號線的布局圖案。把8個基準(zhǔn)電壓信號線中由金屬層71構(gòu)成的4個基準(zhǔn)電壓信號線設(shè)為71-1
71-4，并表示于圖4(A)。另一方面，把由金屬層72構(gòu)成的4個基準(zhǔn)電壓信號線設(shè)為72_1
72-4，并表示于圖4(B)。另外，為了便于容易進(jìn)行說明，假設(shè)圖4所示的結(jié)構(gòu)與圖15所示的結(jié)構(gòu)相同。并 且，對于各開關(guān)晶體管，為了便于容易理解，在各選擇電路部中利用2行2列的4個四邊形 簡易示出。在圖4(A)中也一并示出了從金屬層71與下層的金屬層72連接的TH61。在圖4(B)中也一并示出了從金屬層72與下層的金屬層55連接的TH62。另外，關(guān) 于金屬層55以及將金屬層55和開關(guān)晶體管的節(jié)點(diǎn)(源極、漏極)連接的接觸件(CT)，為 了避免附圖變復(fù)雜而省略記述。但是，假設(shè)圖4(B)所示的TH62與最近的晶體管的節(jié)點(diǎn)連 接。并且，在與TH62最近的開關(guān)晶體管有多個的情況下，從TH62利用箭頭表示連接目標(biāo)的 開關(guān)晶體管(例如，從圖4(B)的TH62到開關(guān)晶體管31的節(jié)點(diǎn)N21的連接)。另外，示出了 與TH62連接的TH61通過金屬層72形成于TH62的正上方的示例，當(dāng)然TH61與TH62的位 置也可以偏移。并且，在圖4(A)、圖4(B)中，省略記述圖3中的選擇電路部40。附圖中利用記號 (a)、(b)表示的直線，表示在圖3中說明的與相鄰解碼器的邊界。如圖4(A)、圖4(B)所示，選擇電路部20-j、30-j各自的2行2列的4個開關(guān)晶體 管的接收電壓供給的各節(jié)點(diǎn)，分別與金屬層71的兩個基準(zhǔn)電壓信號線和金屬層72的兩個 基準(zhǔn)電壓信號線連接，而且在相鄰晶體管之間與不同的金屬層連接。具體地講，參照圖4(A)，由金屬層71構(gòu)成的4個基準(zhǔn)電壓信號線71-1 71_4中 的基準(zhǔn)電壓信號線71-1供給電壓信號Vh，并通過TH61和TH62與選擇電路部20-j的開關(guān) 晶體管21的節(jié)點(diǎn)Nil連接。另外，TH61、TH62也可以配置在與圖中左側(cè)的相鄰解碼器(未 圖示)的邊界線(a)上或者附近，并與開關(guān)晶體管21的節(jié)點(diǎn)mi—起被該相鄰解碼器共用。與基準(zhǔn)電壓信號線71-1相鄰的基準(zhǔn)電壓信號線71-2供給電壓信號Vi，并通過 TH61和TH62與選擇電路部30-j的開關(guān)晶體管31的節(jié)點(diǎn)N21連接。另外，TH61、TH62也可 以配置在與圖中右側(cè)的相鄰解碼器(未圖示)的邊界線(b)上或者附近，并與開關(guān)晶體管 31的節(jié)點(diǎn)N21 —起被該相鄰解碼器共用。與基準(zhǔn)電壓信號線71-2相鄰的基準(zhǔn)電壓信號線71-3供給電壓信號Vh+3，并通過 TH61和TH62與選擇電路部20-j的開關(guān)晶體管24的節(jié)點(diǎn)N16連接。與基準(zhǔn)電壓信號線71-3相鄰的基準(zhǔn)電壓信號線71-4供給電壓信號Vi+3，并通過 TH61和TH62與選擇電路部30_j的開關(guān)晶體管34的節(jié)點(diǎn)N26連接。另一方面，參照圖4(B)，由金屬層72構(gòu)成的4個基準(zhǔn)電壓信號線72-1 72_4中的基準(zhǔn)電壓信號線72-1供給電壓信號Vh+1，并通過TH62與選擇電路部20-j的開關(guān)晶體管 22的節(jié)點(diǎn)N13連接。與基準(zhǔn)電壓信號線72-1相鄰的基準(zhǔn)電壓信號線72-2供給電壓信號Vi+1，并通過 TH62與選擇電路部30-j的開關(guān)晶體管32的節(jié)點(diǎn)N23連接。與基準(zhǔn)電壓信號線72-2相鄰的基準(zhǔn)電壓信號線72-3供給電壓信號Vh+2，并通過 TH62與選擇電路部20-j的開關(guān)晶體管23的節(jié)點(diǎn)N14連接。另外，TH62也可以配置在與圖 中左側(cè)的相鄰解碼器(未圖示)的邊界線(a)上或者附近，并與開關(guān)晶體管23的節(jié)點(diǎn)N14 一起被該相鄰解碼器共用。與基準(zhǔn)電壓信號線72-3相鄰的基準(zhǔn)電壓信號線72-4供給電壓信號Vi+2，并通過 TH62與選擇電路部30-j的開關(guān)晶體管33的節(jié)點(diǎn)N24連接。另外，TH62也可以配置在與圖 中右側(cè)的相鄰解碼器(未圖示)的邊界線(b)上或者附近，并與開關(guān)晶體管33的節(jié)點(diǎn)N24 一起被該相鄰解碼器共用。S卩，在圖4(A)、圖4(B)所示的示例中，選擇電路部20-j的開關(guān)晶體管21、24與金 屬層71連接，開關(guān)晶體管22、23與金屬層72連接。選擇電路部30-j的開關(guān)晶體管31、34與金屬層71連接，開關(guān)晶體管32、33與金 屬層72連接。在圖4(A)、圖4(B)中，將金屬層71和晶體管之間連接的TH61、TH62，必須與金屬 層72的基準(zhǔn)電壓信號線72-1 72-4具有預(yù)定的分離距離。另一方面，將金屬層72和晶體管之間連接的TH62，可以位于金屬層72的布線的正 下方。因此，在本實(shí)施方式中，在相鄰晶體管之間，漏極節(jié)點(diǎn)通過接觸件、通孔與不同層 的金屬布線層連接。在圖4 (A)中，金屬層71的基準(zhǔn)電壓信號線71-1在選擇電路部20-j的開關(guān)晶體管 2U22的區(qū)域、以及選擇電路部30-j的開關(guān)晶體管32、31的區(qū)域上沿行方向(2X2的晶體 管21 24、31 34的排列的行方向)呈直線狀延伸。雖然沒有特殊限制，但在選擇電路 部20-j中，用于和開關(guān)晶體管21的節(jié)點(diǎn)Nil連接的TH61，位于從金屬層71的基準(zhǔn)電壓信 號線71-1靠向相鄰的基準(zhǔn)電壓信號線71-2 —側(cè)的位置，金屬層71的基準(zhǔn)電壓信號線71-1 具有沿與基準(zhǔn)電壓信號線71-1的延伸方向垂直的方向突出設(shè)置的圖案作為用于與TH61連 接的連接部。金屬層71的基準(zhǔn)電壓信號線71-2在開關(guān)晶體管21、23的區(qū)域之間延伸(不限 于開關(guān)晶體管21、23的區(qū)域之間，也可以有一部分重疊)，并在通過和開關(guān)晶體管21的節(jié) 點(diǎn)Nil連接的TH61所對應(yīng)的位置后繼續(xù)延伸的位置，朝向基準(zhǔn)電壓信號線71-1側(cè)彎折并 延伸，然后在與TH61對應(yīng)的位置繼續(xù)彎折后，再與金屬層71的基準(zhǔn)電壓信號線71-1平行 地呈直線狀延伸，并在選擇電路部30-j的開關(guān)晶體管32、31的區(qū)域上沿行方向呈直線狀設(shè) 置。在選擇電路部30-j中，用于和開關(guān)晶體管31的節(jié)點(diǎn)N21連接的TH61，位于從金屬層 71的基準(zhǔn)電壓信號線71-2靠向金屬層71的基準(zhǔn)電壓信號線71-3 —側(cè)的位置，金屬層71 的基準(zhǔn)電壓信號線71-2具有沿與基準(zhǔn)電壓信號線71-2的延伸方向垂直的方向突出設(shè)置的 圖案作為用于與TH61連接的連接部。金屬層71的基準(zhǔn)電壓信號線71-3形成為如下圖案，在選擇電路部20-j的開關(guān)晶體管23的區(qū)域沿直線延伸，在到達(dá)與開關(guān)晶體管24的節(jié)點(diǎn)N16連接的TH61之前、或者在 TH61上經(jīng)過后，向基準(zhǔn)電壓信號線71-2側(cè)彎折后延伸，并且再次彎折后與金屬層71的基準(zhǔn) 電壓信號線71-1、71-2平行地呈直線狀延伸，在選擇電路部30-j中，在金屬層71的基準(zhǔn)電 壓信號線71-2的TH61前向基準(zhǔn)電壓信號線71-4側(cè)彎折并延伸預(yù)定距離，然后再彎折并與 基準(zhǔn)電壓信號線71-4平行地延伸。金屬層71的基準(zhǔn)電壓信號線71-4在選擇電路部20-j的開關(guān)晶體管23、24的區(qū) 域、以及選擇電路部30-j的開關(guān)晶體管34、33的區(qū)域上，沿行方向呈直線狀設(shè)置。雖然沒 有特殊限制，但在選擇電路部30-j中，用于和開關(guān)晶體管34的節(jié)點(diǎn)N26連接的TH61，位于 從金屬層71的基準(zhǔn)電壓信號線71-4靠向金屬層71的基準(zhǔn)電壓信號線71-3 —側(cè)的位置， 金屬層71的基準(zhǔn)電壓信號線71-4具有沿與延伸方向垂直的方向突出設(shè)置的圖案作為用于 與TH61連接的連接部。在圖4(B)中，金屬層72的基準(zhǔn)電壓信號線72-1在選擇電路部20_j的開關(guān)晶體 管21、22的區(qū)域、以及選擇電路部30-j的開關(guān)晶體管32、31的區(qū)域上，沿行方向(2X2的 晶體管21 24、31 34的排列的行方向)呈直線狀設(shè)置。在金屬層72的基準(zhǔn)電壓信號 線72-1上，設(shè)有用于在選擇電路部20-j中與開關(guān)晶體管22的節(jié)點(diǎn)N13連接的TH62。金屬層72的基準(zhǔn)電壓信號線72-2在開關(guān)晶體管21、23的區(qū)域之間延伸，在選擇 電路部20-j中，從與金屬層72的基準(zhǔn)電壓信號線72-1之間夾著與開關(guān)晶體管21的節(jié)點(diǎn) Nil連接的TH62的位置開始延伸，在通過與節(jié)點(diǎn)Nil連接的TH62后繼續(xù)延伸預(yù)定距離的位 置，朝向金屬層72的基準(zhǔn)電壓信號線72-1側(cè)彎折，并與金屬層72的基準(zhǔn)電壓信號線72-1 平行地呈直線狀延伸，在選擇電路部30-j的開關(guān)晶體管32、31的區(qū)域上沿行方向呈直線狀 設(shè)置。在選擇電路部30-j中，用于和開關(guān)晶體管32的節(jié)點(diǎn)N23連接的TH62被設(shè)在金屬層 72的基準(zhǔn)電壓信號線72-2上。金屬層72的基準(zhǔn)電壓信號線72-3形成為如下圖案，在選擇電路部20-j的開關(guān)晶 體管23的區(qū)域沿直線延伸，在到達(dá)與開關(guān)晶體管24的節(jié)點(diǎn)N16連接的TH62之前，向金屬 層72的基準(zhǔn)電壓信號線72-2側(cè)彎折后延伸，并再次彎折后與金屬層72的基準(zhǔn)電壓信號線 72-1,72-2平行地呈直線狀延伸，在選擇電路部30-j中，通過與開關(guān)晶體管34的節(jié)點(diǎn)N26 連接的TH62，在到達(dá)與開關(guān)晶體管31的節(jié)點(diǎn)N21連接的TH62之前，向基準(zhǔn)電壓信號線72_4 側(cè)彎折，然后再彎折并與基準(zhǔn)電壓信號線72-4平行地延伸。另外，與開關(guān)晶體管34的節(jié)點(diǎn) N26連接的TH62，被配置在基準(zhǔn)電壓信號線72_3和72_4之間。金屬層72的基準(zhǔn)電壓信號線71-4在選擇電路部20-j的開關(guān)晶體管23、24的區(qū) 域、以及選擇電路部30-j的開關(guān)晶體管34、33的區(qū)域上，沿行方向呈直線狀設(shè)置。雖然沒 有特殊限制，但在選擇電路部30-j中，與開關(guān)晶體管33的節(jié)點(diǎn)N24連接的TH62被設(shè)在金 屬層72的基準(zhǔn)電壓信號線72-4上。在圖4所示的示例中，圖4㈧中的金屬層71的基準(zhǔn)電壓信號線71-1 71-4的 布線圖案，在俯視圖中與圖4(B)中的下層金屬層72的基準(zhǔn)電壓信號線72-1 72-4重疊。 在圖4(B)的金屬層72中，成為在與節(jié)點(diǎn)Nil連接的TH62和與節(jié)點(diǎn)N24連接的TH62之間 可容納相當(dāng)于1行信號線的布線圖案。并且，與開關(guān)晶體管21、23、31、33的各節(jié)點(diǎn)連接的 TH61、TH62，被配置于在開關(guān)晶體管21、23的左側(cè)或者開關(guān)晶體管31、33的右側(cè)分別相鄰的 解碼器(未圖示)的邊界線(a)或邊界線(b)上，由此能夠與所述各節(jié)點(diǎn)一起被相鄰解碼器(未圖示)共用。結(jié)果，容易實(shí)現(xiàn)從TH62經(jīng)由金屬層55 (參照圖15)連接到各開關(guān)晶體 管的連接布線。根據(jù)上述布局，在金屬層71、72的基準(zhǔn)電壓信號線的布局(布線圖案)中，對4個 基準(zhǔn)電壓信號線確保相當(dāng)于5個基準(zhǔn)電壓信號線的面積即可。即，能夠?qū)崿F(xiàn)平面上的高密 度布線。并且，也能夠?qū)崿F(xiàn)縮小了相鄰晶體管之間的距離的布局。例如，能夠?qū)崿F(xiàn)選擇電路 部20-j的開關(guān)晶體管21、22共用節(jié)點(diǎn)附2(圖3)的結(jié)構(gòu)，也能夠縮小開關(guān)晶體管21和23 的分離距離。因此，本實(shí)施方式能夠?qū)崿F(xiàn)節(jié)省面積。并且，圖4(A)、圖4(B)的第1及第2金屬層71、72的布線圖案中，除了與通孔的連 接部之外，形成彼此重疊的配置?；鶞?zhǔn)電壓信號一般是恒定電壓信號，基準(zhǔn)電壓信號線之間 的寄生電容越大，信號穩(wěn)定性越好，所以優(yōu)選金屬層71與金屬層72的布線圖案的重疊比較 多，而且分離距離盡可能小。另外，在與通孔的連接部附近，金屬層71、72的布線圖案也可 以多少偏移。并且，圖4(A)、圖4(B)的金屬層71、72的布線圖案中，1個信號線只形成于同一 層，并且信號線的彎折部位最多為4處，即使是跨越多個解碼器的配置狀態(tài)，也能夠?qū)⒉季€ 電阻的增加抑制在最小限度。在1個信號線形成于多個金屬層的情況下，由于連接部的通 孔的電阻增加，所以布線電阻增加。并且，在彎折部位比較多的情況下，布線電阻也增加。在本實(shí)施方式中，信號線只位于同一層，彎折部位也少，所以實(shí)現(xiàn)了低電阻的布 線。另外，在圖4(A)、圖4(B)中，關(guān)于信號線的彎折示出了 90度的示例，但如果是彎折45 度，則能夠?qū)崿F(xiàn)更低的電阻。圖16是表示比較示例的布局的一例的圖。為了明確本發(fā)明的基準(zhǔn)電壓信號線的 布局的效果，參照圖16說明與本發(fā)明不同的基準(zhǔn)電壓信號線的布局的示例。圖16所示的 布局方式中，選擇電路部20-j、30-j各自的2行2列的4個開關(guān)晶體管的接收電壓供給的 各節(jié)點(diǎn)，在沿列方向相鄰的晶體管之間與同一金屬層連接。另外，與圖4相同，表示把與開 關(guān)晶體管21、23、31、33的各節(jié)點(diǎn)連接的TH61、TH62配置在與圖中左右的相鄰解碼器(未圖 示)的邊界線(a)或(b)上的情況。參照圖16(A)、圖16(B)，選擇電路部20-j的開關(guān)晶體管21、23被配置成為都與金 屬層71連接，TH61、TH62必須與金屬層72的基準(zhǔn)電壓信號線具有預(yù)定的分離距離dsl。分 離距離dsl是將金屬層71和開關(guān)晶體管連接的TH62與金屬層72之間的分離距離的2倍、 以及一個TH62的寬度的合計距離。對于選擇電路部30-j的開關(guān)晶體管31、33也相同，TH61、TH62必須與金屬層72的 基準(zhǔn)電壓信號線具有預(yù)定的分離距離dsl。因此，開關(guān)晶體管21、23附近及開關(guān)晶體管31、 33附近的金屬層72的基準(zhǔn)電壓信號線連續(xù)設(shè)有分離距離dsl，所以列方向的信號密度比圖 4(A)、圖4(B)低。具體地講，4個信號線需要相當(dāng)于6個信號線的面積。因此，與開關(guān)晶體 管21、23之間的分離距離同樣地，也不能縮小開關(guān)晶體管31、33之間的分離距離，而且面積 增大。圖5 圖11是表示圖4所示的實(shí)施例的變更示例的圖。在圖5 圖11中，與圖4 相同，選擇電路部20-j、30-j各自的2行2列的4個開關(guān)晶體管的接收電壓供給的各節(jié)點(diǎn)， 分別與金屬層71的兩個基準(zhǔn)電壓信號線和金屬層72的兩個基準(zhǔn)電壓信號線連接，而且在 相鄰晶體管之間與不同的金屬層連接。并且，表示把與開關(guān)晶體管21、23、31、33的各節(jié)點(diǎn)連接的TH61、TH62配置在與圖中左右的相鄰解碼器(未圖示)的邊界線(a)或(b)上的示 例。上述變更示例都能夠?qū)崿F(xiàn)與圖4相同的效果。圖5是表示圖4所示的實(shí)施例的第1變更示例的圖。圖5 (A)、圖5 (B)是將圖4 (A)、 圖4(B)中的金屬層71的基準(zhǔn)電壓信號線71-1和71-2的順序切換后的布線圖案。由此， 將基準(zhǔn)電壓信號線71-1和選擇電路部30-j的開關(guān)晶體管31連接的TH61、TH62的位置略 有改變。金屬層71的基準(zhǔn)電壓信號線71-1、71-2在選擇電路部20-j的開關(guān)晶體管21上 平行地延伸一直到選擇電路部30-j的開關(guān)晶體管31的區(qū)域，基準(zhǔn)電壓信號線71-1在到達(dá) 基準(zhǔn)電壓信號線71-2的TH61之前，暫且向基準(zhǔn)電壓信號線71-3側(cè)彎折，然后再次與基準(zhǔn) 電壓信號線71-2平行地延伸。在金屬層71的基準(zhǔn)電壓信號線71-1上設(shè)有與開關(guān)晶體管 21的節(jié)點(diǎn)Nil連接的TH61。另外，基準(zhǔn)電壓信號線71-3、71-4的順序以及金屬層72的各基 準(zhǔn)電壓信號線72-1 72-4的順序，與圖4(A)、圖4⑶相同。并且，選擇電路部20_j、30_j 的各晶體管的配置、各晶體管與各基準(zhǔn)電壓信號線71-1 71-4、72-1 72-4的連接關(guān)系、 以及從各基準(zhǔn)電壓信號線提供的基準(zhǔn)電壓信號的關(guān)系，也與圖4(A)、圖4(B)相同。在本發(fā)明中，將金屬層71的基準(zhǔn)電壓信號線71-1和71-2的順序切換后的布線圖 案，也能夠獲得與通過圖4所示的布局實(shí)現(xiàn)的效果相同的效果。即，金屬層71、72各層的基 準(zhǔn)電壓信號線的布局(布線圖案)中，4個基準(zhǔn)電壓信號線只占用相當(dāng)于5個基準(zhǔn)電壓信號 線的面積，能夠?qū)崿F(xiàn)平面上的高密度布線。并且，同時也能夠?qū)崿F(xiàn)縮小了相鄰晶體管之間的 距離的布局。并且，金屬層71、72的布線圖案是1個信號線只形成于同一層，信號線的彎折 部位最多為4處，所以即使是跨越多個解碼器的配置，也能夠?qū)⒉季€電阻的增加抑制在最 小限度。圖6是表示圖4的第2變更示例的圖。圖6(A)、圖6(B)是將圖4(A)、圖4(B)中 的金屬層71的基準(zhǔn)電壓信號線71-3和71-4的順序切換后的布線圖案。其他基準(zhǔn)電壓信 號線的順序、各晶體管的配置、各晶體管與各基準(zhǔn)電壓信號線的連接關(guān)系、以及從各基準(zhǔn)電 壓信號線提供的基準(zhǔn)電壓信號的關(guān)系，都與圖4(A)、圖4(B)相同。金屬層71的基準(zhǔn)電壓信 號線71-3相對于與開關(guān)晶體管24的節(jié)點(diǎn)N16連接的TH61，位于圖中的下側(cè)，并設(shè)有從基準(zhǔn) 電壓信號線71-3到TH61的連接部，金屬層71的基準(zhǔn)電壓信號線71-4相對于與開關(guān)晶體 管34的節(jié)點(diǎn)N26連接的TH61，位于圖中的上側(cè)，并設(shè)有從基準(zhǔn)電壓信號線71_4到TH61的 連接部。在圖6中，也能夠獲得與通過圖4所示的布局實(shí)現(xiàn)的效果相同的效果。圖7是表示圖4的第3變更示例的圖。圖7(A)、圖7(B)是將圖4 (A)、圖4 (B)中的 金屬層71的基準(zhǔn)電壓信號線71-1和71-2的順序切換，還將基準(zhǔn)電壓信號線71-3和71-4 的順序切換后的布線圖案。其他基準(zhǔn)電壓信號線的順序、各晶體管的配置、各晶體管與各基 準(zhǔn)電壓信號線的連接關(guān)系、以及從各基準(zhǔn)電壓信號線提供的基準(zhǔn)電壓信號的關(guān)系，都與圖 4(A)、圖4(B)相同。在圖7中，也能夠獲得與通過圖4所示的布局實(shí)現(xiàn)的效果相同的效果。圖8是表示圖4的第4變更示例的圖。圖8(A)、圖8(B)是將圖4(A)、圖4(B)中 的金屬層72的基準(zhǔn)電壓信號線72-1和72-2的順序切換后的布線圖案。其他基準(zhǔn)電壓信 號線的順序、各晶體管的配置、各晶體管與各基準(zhǔn)電壓信號線的連接關(guān)系、以及從各基準(zhǔn)電 壓信號線提供的基準(zhǔn)電壓信號的關(guān)系，都與圖4(A)、圖4(B)相同。在圖8中，也能夠獲得與 通過圖4所示的布局實(shí)現(xiàn)的效果相同的效果。圖9是表示圖4的第5變更示例的圖。圖9(A)、圖9(B)是將圖4(A)、圖4(B)中的金屬層72的基準(zhǔn)電壓信號線72-3和72-4的順序切換后的布線圖案。其他基準(zhǔn)電壓信 號線的順序、各晶體管的配置、各晶體管與各基準(zhǔn)電壓信號線的連接關(guān)系、以及從各基準(zhǔn)電 壓信號線提供的基準(zhǔn)電壓信號的關(guān)系，都與圖4(A)、圖4(B)相同。在圖9中，也能夠獲得與 通過圖4所示的布局實(shí)現(xiàn)的效果相同的效果。圖10是表示圖4的第6變更示例的圖。圖10(A)、圖10(B)是將圖4(A)、圖4(B) 中的金屬層72的基準(zhǔn)電壓信號線72-1和72-2的順序切換，還將基準(zhǔn)電壓信號線72_3和 72-4的順序切換后的布線圖案。其他基準(zhǔn)電壓信號線的順序、各晶體管的配置、各晶體管與 各基準(zhǔn)電壓信號線的連接關(guān)系、以及從各基準(zhǔn)電壓信號線提供的基準(zhǔn)電壓信號的關(guān)系，都 與圖4(A)、圖4(B)相同。在圖10中，也能夠獲得與通過圖4所示的布局實(shí)現(xiàn)的效果相同的 效果。圖11是表示圖4的第7變更示例的圖。圖11(A)、圖11(B)是將圖4(A)、圖4(B) 中的選擇電路部20-j的開關(guān)晶體管的列的配置切換后的結(jié)構(gòu)。開關(guān)晶體管21和22的位 置被切換，開關(guān)晶體管23和24的位置被切換?；鶞?zhǔn)電壓信號線71-2呈直線狀延伸，并在 與節(jié)點(diǎn)Nil連接的TH61迂回，然后再次呈直線狀延伸。由此，將開關(guān)晶體管21 24和對 應(yīng)的基準(zhǔn)電壓信號線連接的TH61、TH62的位置略有變化。另外，各基準(zhǔn)電壓信號線的順序、 各晶體管與各基準(zhǔn)電壓信號線71-1 71-4、72-1 72-4的連接關(guān)系、以及從各基準(zhǔn)電壓 信號線提供的基準(zhǔn)電壓信號的關(guān)系，都與圖4 (A)、圖4⑶相同。在本發(fā)明中，即使是將金屬層71的基準(zhǔn)電壓信號線71-1和71-2的順序切換后的 布線圖案，也能夠獲得與通過圖4所示的布局實(shí)現(xiàn)的效果相同的效果。圖11(A)、圖11(B)所示的布局對應(yīng)于，在圖3中將包括開關(guān)晶體管21、23的開關(guān) 晶體管列、和包括開關(guān)晶體管22、24的開關(guān)晶體管列的配置切換，并將輸入到柵極的數(shù)據(jù) 信號(DBX、DX)切換后的結(jié)構(gòu)。這樣，即使切換開關(guān)晶體管列，在電路上也是等效的，所以基 準(zhǔn)電壓信號的選擇結(jié)果不受影響。即，在本實(shí)施方式中，與圖11相同，也能夠?qū)崿F(xiàn)將圖4 (A)、圖4⑶所示的選擇電 路部30-j的開關(guān)晶體管的列的配置切換后的布局。還可以實(shí)現(xiàn)將圖4(A)、圖4(B)所示的 選擇電路部20-j、30-j各自的開關(guān)晶體管的列的配置切換后的布局。省略了這些布局的圖 示，而且不僅圖4，還可以實(shí)現(xiàn)在圖5 圖10的各附圖中將選擇電路部20-j或/和30-j的 開關(guān)晶體管的列的配置切換后的布局。并且，各變更示例都能夠?qū)崿F(xiàn)與圖4相同的效果。圖12、圖13是表示本發(fā)明的一個實(shí)施例的結(jié)構(gòu)的圖。在圖12、圖13中示出了圖 2所示的解碼器的選擇電路部40的具體示例。圖12表示在(n+1)位的比賽型解碼器(Tournament decoder)的結(jié)構(gòu)中，n = 4的 具體示例。選擇電路部20-j及30-j (j = 4)由一端被供給基準(zhǔn)電壓信號，并由比賽型解碼 器的最低位的位(D0B、D0)選擇的開關(guān)晶體管構(gòu)成。選擇電路部40由通過位(D1B、D1) (D4B、D4)進(jìn)行選擇的比賽型電路構(gòu)成，所選擇的一個基準(zhǔn)電壓信號被輸出給OUT。另外，在 除了 n = 4之外(其中，n為1以上)的情況下，能夠按照相同的原理構(gòu)成比賽型解碼器。圖13是表示(n+1)位的解碼器，即具有從低位側(cè)的位(DmB、Dm)到最高位的位 (DnB、Dn)的(m-n+1)位的多個比賽型電路的解碼器的結(jié)構(gòu)的圖。選擇電路部20-j及 30-j (j = 4)由一端被供給基準(zhǔn)電壓信號，并由比賽型解碼器的低位側(cè)的位(DmB、Dm)選 擇的開關(guān)晶體管構(gòu)成。另外，在選擇電路41中，由位(D0B、D0) (D(m-l)B、D(m-l))從被(m-n+1)位的比賽型電路選擇的基準(zhǔn)電壓信號中選擇的至少一個基準(zhǔn)電壓信號被輸出給 OUT。選擇電路部40由(m-n+1)位的比賽型電路的除了位(DmB、Dm)的選擇開關(guān)之外的部 分、和選擇電路41構(gòu)成。另外，輸出給OUT的基準(zhǔn)電壓信號根據(jù)圖1所示的放大電路12-1 12-q的結(jié)構(gòu)，是一個或多個基準(zhǔn)電壓信號。圖14是表示適用了本發(fā)明的數(shù)據(jù)驅(qū)動器980的結(jié)構(gòu)的一例的圖，是與圖1不同的 實(shí)施例。圖14所示的數(shù)據(jù)驅(qū)動器具有兩個導(dǎo)電型的解碼器，即由P溝道型晶體管構(gòu)成的 解碼器組 10P (由 q 個解碼器 10P-l、10P-2、... 10P-p、10P_(p+l)、…10P-q 構(gòu)成)、和由 N 溝道型晶體管構(gòu)成的解碼器組10N(由q個解碼器10N-1、10N_2、... 10N_p、ION-(p+1)、... 10N-q構(gòu)成)，P、N導(dǎo)電型的解碼器組10P、10N分別具有基準(zhǔn)電壓產(chǎn)生電路11P、11N。來自基準(zhǔn)電壓產(chǎn)生電路IIP的多個電平的基準(zhǔn)電壓信號，通過共同的基準(zhǔn)電壓 信號線組70P輸入到解碼器10P-1 lOP-q，來自基準(zhǔn)電壓產(chǎn)生電路11N的多個電平的基 準(zhǔn)電壓信號，通過共同的基準(zhǔn)電壓信號線組70N輸入到解碼器10N-1 lON-q。由解碼器 10N-1 10P-1選擇的基準(zhǔn)電壓信號輸入到放大電路12_1、2，并在此分別放大后輸出給輸 出端S1、S2。另外，在放大電路12_1、2中，與由解碼器10N-1選擇的基準(zhǔn)電壓信號對應(yīng)的灰度 電壓信號輸出給輸出端S1 (直接輸出)時，與由解碼器10P-1選擇的基準(zhǔn)電壓信號對應(yīng)的 灰度電壓信號輸出給輸出端S2。或者，與由解碼器10N-1選擇的基準(zhǔn)電壓信號對應(yīng)的灰度 電壓信號輸出給輸出端S2時，與由解碼器10P-1選擇的基準(zhǔn)電壓信號對應(yīng)的灰度電壓信號 輸出給輸出端S1 (交叉輸出)。同樣，由解碼器10N-2、10P-2分別選擇的基準(zhǔn)電壓信號，分別輸入到放大電路 12_3、4，在分別被放大后直接輸出或交叉輸出給輸出端S3、S4。同樣，由解碼器lON-q、 10P-q分別選擇的基準(zhǔn)電壓信號，分別輸入到放大電路12-(2q_l)、2q，并在分別被放大后 輸出給輸出端S2q_l、S2q。圖14所示的解碼器10P-1 10P_q和解碼器10N-1 10N_q通 過分別適用圖2 圖13所示的結(jié)構(gòu)及布局圖案，能夠通過各附圖中所說明的效果實(shí)現(xiàn)節(jié)省 面積。另外，上述專利文獻(xiàn)、非專利文獻(xiàn)的公開內(nèi)容被引用到了本說明書中。在本發(fā)明的 全部公開內(nèi)容(包括權(quán)利要求書)的范圍內(nèi)，可進(jìn)一步根據(jù)其基本技術(shù)思想進(jìn)行實(shí)施方式 及實(shí)施例的變更、調(diào)整。并且，在本發(fā)明的權(quán)利要求范圍內(nèi)，可進(jìn)行各種公開要素的多種組 合及選擇。即，本發(fā)明當(dāng)然包括包含權(quán)利要求范圍在內(nèi)的所有公開內(nèi)容及本領(lǐng)域技術(shù)人員 可根據(jù)其技術(shù)思想獲得的各種變形、修改。
權(quán)利要求
一種半導(dǎo)體裝置，其特征在于，具有第1區(qū)域，該第1區(qū)域包含被配置為2×2排列的第1晶體管～第4晶體管，在所述2×2排列中，所述第1晶體管～第4晶體管分別被配置為下述關(guān)系相對于配置有所述第1晶體管的行和列，所述第2晶體管被配置在同一行、不同列，所述第3晶體管被配置在同一列、不同行，所述第4晶體管被配置在不同行、不同列，對應(yīng)于所述第1區(qū)域，具有第1信號線及第2信號線，被配置在第1布線層上，在所述排列的上方彼此分離并沿行方向延伸；和第3信號線及第4信號線，被配置在與所述第1布線層不同的第2布線層上，在所述排列的上方彼此分離并沿行方向延伸，所述第1晶體管具有與所述第1布線層的所述第1信號線連接的第1擴(kuò)散層，所述第2晶體管具有與所述第2布線層的所述第3信號線連接的第1擴(kuò)散層，所述第3晶體管具有與所述第2布線層的所述第4信號線連接的第1擴(kuò)散層，所述第4晶體管具有與所述第1布線層的所述第2信號線連接的第1擴(kuò)散層，所述第1晶體管及第3晶體管具有共同與2值的第1輸入信號連接的柵極電極，所述第2晶體管及第4晶體管具有共同與2值的第2輸入信號連接的柵極電極，所述第1輸入信號和所述第2輸入信號彼此互補(bǔ)，所述第1晶體管、第2晶體管具有通過第1節(jié)點(diǎn)共同連接的第2擴(kuò)散層，經(jīng)由根據(jù)所述第1輸入信號和第2輸入信號導(dǎo)通的所述第1晶體管或第2晶體管，所述第1信號線或所述第3信號線的信號被傳遞到所述第1節(jié)點(diǎn)，所述第3晶體管、第4晶體管具有通過第2節(jié)點(diǎn)共同連接的第2擴(kuò)散層，經(jīng)由根據(jù)所述第1輸入信號和第2輸入信號導(dǎo)通的所述第3晶體管或第4晶體管，所述第2信號線或所述第4信號線的信號被傳遞到所述第2節(jié)點(diǎn)。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，還具有第2區(qū)域，該第2區(qū)域包含被配置為2X2排列的第5晶體管 第8晶體管， 在所述2X2排列中，所述第5晶體管 第8晶體管分別被配置為下述關(guān)系相對于配 置有所述第5晶體管的行和列，所述第6晶體管被配置在同一行、不同列，所述第7晶體管 被配置在同一列、不同行，所述第8晶體管被配置在不同行、不同列，對應(yīng)于所述第2區(qū)域，具有第5信號線及第6信號線，被配置在所述第1布線層上，在 所述排列的上方彼此分離并沿行方向延伸；和第7信號線及第8信號線，被配置在所述第2 布線層上，在所述排列的上方彼此分離并沿行方向延伸，所述第5晶體管具有與所述第1布線層的所述第5信號線連接的第1擴(kuò)散層， 所述第6晶體管具有與所述第2布線層的所述第7信號線連接的第1擴(kuò)散層， 所述第7晶體管具有與所述第2布線層的所述第8信號線連接的第1擴(kuò)散層， 所述第8晶體管具有與所述第1布線層的所述第6信號線連接的第1擴(kuò)散層， 所述第5晶體管及第7晶體管具有共同與2值的第3輸入信號連接的柵極電極， 所述第6晶體管及第8晶體管具有共同與2值的第4輸入信號連接的柵極電極， 所述第3輸入信號和所述第4輸入信號彼此互補(bǔ)，所述第5晶體管、第6晶體管具有通過第3節(jié)點(diǎn)共同連接的第2擴(kuò)散層，經(jīng)由根據(jù)所述 第3輸入信號和第4輸入信號導(dǎo)通的所述第5晶體管或第6晶體管，所述第5信號線或所 述第7信號線的信號被傳遞到所述第3節(jié)點(diǎn)，所述第7晶體管、第8晶體管具有通過第4節(jié)點(diǎn)共同連接的第2擴(kuò)散層，經(jīng)由根據(jù)所述 第3輸入信號和第4輸入信號導(dǎo)通的所述第7晶體管或第8晶體管，所述第6信號線或所 述第8信號線的信號被傳遞到所述第4節(jié)點(diǎn)。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，所述第1布線層的所述第1信號線的布局圖案和所述第2布線層的所述第3信號線的 布局圖案至少部分重疊，所述第1布線層的所述第2信號線的布局圖案和所述第2布線層的所述第4信號線的 布局圖案至少部分重疊。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，所述第1布線層的所述第5信號線的布局圖案和所述第2布線層的所述第7信號線的 布局圖案至少部分重疊，所述第1布線層的所述第6信號線的布局圖案和所述第2布線層的所述第8信號線的 布局圖案至少部分重疊。
5.根據(jù)權(quán)利要求2所述的半導(dǎo)體裝置，其特征在于，在所述第1區(qū)域及第2區(qū)域上的所述第1布線層中，所述第1信號線和所述第5信號 線相鄰，所述第1布線層的所述第2信號線和所述第6信號線相鄰，在所述第1區(qū)域及第2區(qū)域上的所述第2布線層中，所述第3信號線和所述第7信號 線相鄰，所述第2布線層的所述第4信號線和所述第8信號線相鄰。
6.根據(jù)權(quán)利要求2所述的半導(dǎo)體裝置，其特征在于，包括解碼器，該解碼器具有一個所述第1區(qū)域的2X2排列，或者在列方向上具有多個 所述第1區(qū)域的2X2排列，并且具有一個所述第2區(qū)域的2X2排列，或者在列方向上具有 多個所述第2區(qū)域的2X2排列，所述解碼器在所述第1區(qū)域和所述第2區(qū)域之間具有選擇電路部，所述選擇電路部輸 入各所述第1區(qū)域的所述第1節(jié)點(diǎn)及第2節(jié)點(diǎn)的信號和各所述第2區(qū)域的所述第3節(jié)點(diǎn)及 第4節(jié)點(diǎn)的信號，選擇并輸出與2值的第5輸入信號對應(yīng)的至少一個節(jié)點(diǎn)的信號。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體裝置，其特征在于，在所述2 X2排列的行方向的延長線上具有多個所述解碼器，在所述解碼器中，所述第1區(qū)域和所述第2區(qū)域之間夾著所述選擇電路部被配置在所 述解碼器的兩側(cè)，所述解碼器與在所述第1區(qū)域一側(cè)相鄰的解碼器共用第1通孔和第2通孔，所述第1 通孔用于將所述第1布線層的所述第1信號線和所述第1晶體管的第1擴(kuò)散層連接，所述 第2通孔用于將所述第2布線層的所述第4信號線和所述第3晶體管的第1擴(kuò)散層連接，所述解碼器與在所述第2區(qū)域一側(cè)相鄰的解碼器共用第3通孔和第4通孔，所述第3 通孔用于將所述第1布線層的所述第5信號線和所述第5晶體管的第1擴(kuò)散層連接，所述 第4通孔用于將所述第2布線層的所述第8信號線和所述第7晶體管的第1擴(kuò)散層連接。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體裝置，其特征在于，所述解碼器與在所述第1區(qū)域一側(cè)相鄰的解碼器共用所述第1晶體管、第3晶體管各 自的所述第1擴(kuò)散層，并且與在所述第2區(qū)域一側(cè)相鄰的解碼器共用所述第5晶體管、第7 晶體管各自的所述第1擴(kuò)散層。
9.根據(jù)權(quán)利要求7所述的半導(dǎo)體裝置，其特征在于，所述第1區(qū)域的所述第1晶體管 第4晶體管和所述第2區(qū)域的所述第5晶體管 第 8晶體管被配置為如下鏡像對稱在所述第1晶體管被配置在所述第1區(qū)域的2X2排列的第1行、第1列的情況下， 所述第2晶體管被配置在所述第1區(qū)域的2X2排列的第1行、第2列， 所述第3晶體管被配置在所述第1區(qū)域的2X2排列的第2行、第1列， 所述第4晶體管被配置在所述第1區(qū)域的2X2排列的第2行、第2列，并且， 所述第5晶體管被配置在所述第2區(qū)域的2X2排列的第1行、第2列， 所述第6晶體管被配置在所述第2區(qū)域的2X2排列的第1行、第1列， 所述第7晶體管被配置在所述第2區(qū)域的2X2排列的第2行、第2列， 所述第8晶體管被配置在所述第2區(qū)域的2X2排列的第2行、第1列。
10.一種顯示裝置的數(shù)據(jù)驅(qū)動器，包括輸入多個基準(zhǔn)電壓信號并根據(jù)2值輸入信號進(jìn) 行選擇的解碼器，所述數(shù)據(jù)驅(qū)動器的特征在于，包括權(quán)利要求1所述的半導(dǎo)體裝置。
11.一種數(shù)據(jù)驅(qū)動器，其特征在于， 具有與一個驅(qū)動輸出對應(yīng)的解碼器，還具有預(yù)定的位數(shù)據(jù)信號和第1信號線 第8信號線；包括沿行方向和列方向相鄰 配置的第1晶體管 第4晶體管的第1區(qū)域；和包括沿行方向和列方向相鄰配置的第5晶 體管 第8晶體管的第2區(qū)域，所述第1信號線 第8信號線包括被層疊的第1布線層的4個信號線和第2布線層的 4個信號線，所述第1區(qū)域的所述第1晶體管 第4晶體管分別從所述第1信號線 第8信號線中 的所述第1布線層的2個信號線和所述第2布線層的2個信號線供給信號， 在沿行方向和列方向相鄰的晶體管之間從不同的布線層供給信號， 所述第2區(qū)域的所述第5晶體管 第8晶體管分別從所述第1信號線 第8信號線中 與所述第1區(qū)域的所述第1晶體管 第4晶體管所使用的信號線不同的、所述第1布線層 的2個信號線和所述第2布線層的2個信號線供給信號，在沿行方向和列方向相鄰的晶體 管之間從不同的布線層供給信號，所述第1晶體管 第8晶體管從由所述第1信號線 第8信號線供給的信號中選擇并 輸出與所述預(yù)定的位數(shù)據(jù)信號對應(yīng)的信號。
12.根據(jù)權(quán)利要求11所述的數(shù)據(jù)驅(qū)動器，其特征在于，所述第1布線層的所述4個信號線和所述第2布線層的所述4個信號線分別在同一布 線層內(nèi)相鄰配置。
13.根據(jù)權(quán)利要求12所述的數(shù)據(jù)驅(qū)動器，其特征在于，所述第1布線層的所述4個信號線和所述第2布線層的所述4個信號線的路徑被配置 為包括上下重疊的部分。
14.根據(jù)權(quán)利要求11所述的數(shù)據(jù)驅(qū)動器，其特征在于，在所述第1區(qū)域及第2區(qū)域的所述第1晶體管 第8晶體管的上層形成有所述第1布 線層及第2布線層，在所述第1晶體管 第8晶體管與所述第1布線層及第2布線層之間的中間層還具有第3布線層，所述第1布線層 第3布線層是與所述第1晶體管 第8晶體管的柵極不同的層，并 且是與所述第1晶體管 第8晶體管最近的3個布線層。
15.根據(jù)權(quán)利要求11所述的數(shù)據(jù)驅(qū)動器，其特征在于，具有與多個驅(qū)動輸出對應(yīng)的多個所述解碼器，多個所述信號線由多個所述解碼器共
全文摘要
一種半導(dǎo)體裝置及使用該裝置的顯示裝置的數(shù)據(jù)驅(qū)動器，實(shí)現(xiàn)節(jié)省面積的解碼器、及使用該解碼器的節(jié)省面積(低成本)的數(shù)據(jù)驅(qū)動器。具有晶體管(21～24)的排列；被配置在第1布線層(71)上，在所述排列的上方彼此分離并沿行方向延伸的多個基準(zhǔn)電壓信號線；和被配置在第2布線層(72)上，在所述排列的上方彼此分離并沿行方向延伸的多個基準(zhǔn)電壓信號線，在沿行方向、列方向相鄰的晶體管的擴(kuò)散層(56)上連接有彼此不同的布線層的基準(zhǔn)電壓信號線。
文檔編號G09F9/00GK101901803SQ20101016787
公開日2010年12月1日 申請日期2010年4月22日 優(yōu)先權(quán)日2009年4月22日
發(fā)明者土弘 申請人:瑞薩電子株式會社