專利名稱：集成在基板上的液晶顯示裝置的驅(qū)動電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種集成在基板上的液晶顯示裝置的驅(qū)動電路。
背景技術(shù)：
液晶顯示裝置因具有廣視角，高亮度，高對比度，低能耗，體積輕薄等優(yōu)點而得到 廣泛的應(yīng)用。目前，市場對液晶顯示裝置的分辨率要求更高，為了使小型化液晶顯示裝置具 有高分辨率，減少液晶顯示裝置驅(qū)動IC的數(shù)目成為必要。通常，當(dāng)液晶顯示裝置的分辨率 高于QVGAQ40XRGBX320)時，薄膜晶體管面板需要超過1000條外部引線。當(dāng)產(chǎn)品分辨率 進一步增加時，在有限的空間內(nèi)制作更多的外引線就變得非常困難。為了解決以上的技術(shù)問題，現(xiàn)有技術(shù)的通常做法是將該液晶顯示裝置的驅(qū)動電路 (gate driver circuits或source driver circuits)集成在有源矩陣液晶顯示裝置的玻 璃基板的表面上，同時又將時序控制功能集成到該驅(qū)動芯片內(nèi)，該技術(shù)使液晶顯示裝置內(nèi) 部組件數(shù)量還不到普通同等像素液晶顯示裝置的三分之一。采用該技術(shù)可以使液晶顯示裝 置的成本更低、結(jié)構(gòu)更緊湊、機械可靠性更高從而使其具有更大的市場競爭力。然而，由于集成有時序控制功能的驅(qū)動芯片制作在液晶顯示裝置的玻璃基板上， 因此，該液晶顯示裝置的驅(qū)動電路輸出的信號通常是固定的，該液晶顯示裝置的驅(qū)動電路 輸出的信號不能根據(jù)實際情況而進行調(diào)整。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種輸出信號能夠調(diào)整的集成在基板上的液晶顯示裝置 的驅(qū)動電路。一種集成在基板上的液晶顯示裝置的驅(qū)動電路，該驅(qū)動電路包括第一輸出端和第 二輸出端，其特征在于，該驅(qū)動電路還包括第一上拉晶體管和第一下拉晶體管，該第一上 拉晶體管和該第一下拉晶體管串接，該第一輸出端連接于該第一上拉晶體管和該第一下拉 晶體管之間；第二上拉晶體管和第二下拉晶體管，該第二上拉晶體管和該第二下拉晶體管 串接，該第二輸出端連接于該第二上拉晶體管和該第二下拉晶體管之間；第一控制電路，該 第一控制電路包括第一晶體管和第二晶體管，該第一晶體管的控制端接收第一觸發(fā)信號， 該第二晶體管的控制端接收該第二觸發(fā)信號，該第一晶體管的輸出端與該第二晶體管的輸 出端連接，該第一晶體管和該第二晶體管的輸出端控制該第一上拉晶體管和該第二下拉晶 體管的導(dǎo)通與截止；第二控制電路，該第二控制電路包括第三晶體管和第四晶體管，該第三 晶體管的控制端接收該第一觸發(fā)信號，該第四晶體管的控制端接收該第二觸發(fā)信號，該第 三晶體管的輸出端與該第四晶體管的輸出端連接，該第三晶體管和該第四晶體管的輸出端 控制該第二上拉晶體管和第一下拉晶體管的導(dǎo)通與截止。本發(fā)明優(yōu)選的一種技術(shù)方案，該第一上拉晶體管的控制端連接該第一晶體管和第 二晶體管的輸出端，該第一上拉晶體管的輸入端接收高電平電壓，該第一上拉晶體管的輸 出端連接該第一下拉晶體管的輸出端和該第一輸出端，該第一下拉晶體管的控制端連接該第三晶體管和該第四晶體管的輸出端，該第一下拉晶體管的輸入端接收低電平電壓。本發(fā)明優(yōu)選的一種技術(shù)方案，該第二上拉晶體管的控制端連接該第三晶體管和該 第四晶體管的輸出端，該第二上拉晶體管的輸入端接收該高電平電壓，該第二上拉晶體管 的輸出端連接該第二下拉晶體管的輸出端和該第二輸出端，該第二下拉晶體管的控制端連 接該第一晶體管和該第二晶體管的輸出端，該第二下拉晶體管的輸入端接收該低電平電 壓。本發(fā)明優(yōu)選的一種技術(shù)方案，該驅(qū)動電路包括一電容，該電容連接在該第一下拉 晶體管的控制端和輸入端之間。本發(fā)明優(yōu)選的一種技術(shù)方案，該第一晶體管和第二晶體管的輸出端相互連接，該 第一晶體管和該第四晶體管的輸入端接收該高電平電壓，該第三晶體管和該第四晶體管的 輸出端相互連接，該第二晶體管和該第三晶體管的輸入端接收該低電平電壓。本發(fā)明優(yōu)選的一種技術(shù)方案，該液晶顯示裝置的驅(qū)動電路是相位控制電路。本發(fā)明優(yōu)選的一種技術(shù)方案，該驅(qū)動電路還包括第五晶體管、第六晶體管、第七晶 體管、第八晶體管和第三輸出端，該第五晶體管的控制端連接該第一輸出端，該第六晶體管 的控制端連接該第二輸出端，該第五晶體管、第六晶體管和該第八晶體管的輸入端接收第 一時鐘信號，該第五晶體管、該第七晶體管和該第八晶體管的輸出端連接該第三輸出端，該 第六晶體管的輸出端連接該第七晶體管的控制端，該第七晶體管的輸入端接收第二時鐘信 號，該第八晶體管的控制端連接該第七晶體管的輸入端。本發(fā)明優(yōu)選的一種技術(shù)方案，該液晶顯示裝置的驅(qū)動電路是多脈沖信號產(chǎn)生電路。本發(fā)明優(yōu)選的一種技術(shù)方案，該第一晶體管和該第二晶體管的輸出端相互連接， 該第一晶體管的輸入端接收第一時鐘信號，該第二晶體管的輸入端接收該低電平信號，該 第三晶體管和該第四晶體管的輸出端相互連接，該第三晶體管的輸入端接收第二時鐘信 號，該第四晶體管的輸入端接收該高電平信號。本發(fā)明優(yōu)選的一種技術(shù)方案，該驅(qū)動電路還包括第五晶體管、第六晶體管、第七晶 體管、第八晶體管和第三輸出端，該第五晶體管的控制端連接該第一輸出端，該第六晶體管 的控制端連接該第二輸出端，該第五晶體管、第六晶體管和第八晶體管的輸入端接收該第 一時鐘信號，該第五晶體管、第七晶體管、第八晶體管的輸出端相互連接該第三輸出端，該 第六晶體管的輸出端連接該第七晶體管的控制端，該第七晶體管的輸入端接收該第二時鐘 信號，該第八晶體管的控制端連接該第七晶體管的輸入端。本發(fā)明優(yōu)選的一種技術(shù)方案，該第一時鐘信號和第二時鐘信號為互為反相的信號。與現(xiàn)有技術(shù)相比，本發(fā)明的液晶顯示裝置的驅(qū)動電路包括該第一、第二控制電路， 該第一、第二控制電路根據(jù)該第一、第二觸發(fā)信號控制該第一、第二上拉晶體管、該第一、第 二下拉晶體管的導(dǎo)通與截止，進而控制該第一、第二輸出端輸出信號，因此，該驅(qū)動電路可以 根據(jù)該第一、第二觸發(fā)信號而調(diào)整該第一、第二輸出端輸出信號的相位、輸出脈沖的數(shù)目。


圖1是本發(fā)明的液晶顯示裝置的驅(qū)動電路的第一實施方式的電路示意圖。
圖2是圖1所示的液晶顯示裝置的驅(qū)動電路的時序波形圖。圖3是本發(fā)明的液晶顯示裝置的驅(qū)動電路的第二實施方式的電路示意圖。圖4是圖3所示的液晶顯示裝置的驅(qū)動電路的時序波形圖。圖5是本發(fā)明的液晶顯示裝置的驅(qū)動電路的第三實施方式的電路示意圖。圖6是圖5所示的液晶顯示裝置的驅(qū)動電路的時序波形圖。圖7是本發(fā)明的液晶顯示裝置的驅(qū)動電路的第四實施方式的電路示意圖。圖8是圖7所示的液晶顯示裝置的驅(qū)動電路的時序波形圖。
具體實施例方式為使本發(fā)明的目的、技術(shù)方案和優(yōu)點更加清楚，下面結(jié)合附圖對本發(fā)明作進一步 的詳細描述。請參閱圖1，圖1是本發(fā)明的液晶顯示裝置的驅(qū)動電路的第一實施方式的電路示 意圖。該驅(qū)動電路10集成在該液晶顯示裝置的基板上，在本實施方式中，該液晶顯示裝置 的驅(qū)動電路10是一相位控制電路。該驅(qū)動電路10包括第一控制電路11、第二控制電路12、 第一上拉晶體管13、第二上拉晶體管15、第一下拉晶體管14、第二下拉晶體管16、電容17 以及第一輸出端18、第二輸出端18。該第一上拉晶體管13和該第一下拉晶體管14串接， 該第一輸出端18連接于該第一上拉晶體管13和該第一下拉晶體管14之間。該第二上拉 晶體管15和該第二下拉晶體管16串接，該第二輸出端19連接于該第二上拉晶體管15和 該第二下拉晶體管16之間。該第一控制電路11包括用于接收第一觸發(fā)信號St的第一晶體管111和用于接收 第二觸發(fā)信號ct的第二晶體管113。該第一晶體管111的一端與該第二晶體管113的一端 連接，該第一晶體管111和第二晶體管113的連接端控制該第一上拉晶體管13和該第二下 拉晶體管16的導(dǎo)通與截止。該第二控制電路12包括用于接收該第一觸發(fā)信號st的第三 晶體管123和用于接收該第二觸發(fā)信號ct的第四晶體管121，該第三晶體管123的一端與 該第四晶體管121的一端連接，該第三晶體管123和第四晶體管121的連接端控制該第二 上拉晶體管15和第一下拉晶體管14的導(dǎo)通與截止。具體的，該第一晶體管111和第三晶體管123的柵極接收該第一觸發(fā)信號st，該第 二晶體管113和第四晶體管121的柵極接收該第二觸發(fā)信號ct，該第一晶體管111和第二 晶體管113的源極相互連接，該第一晶體管111和第四晶體管121的漏極接收高電平電壓 vdd，該第三晶體管123和第四晶體管121的源極相互連接，該第二晶體管113和第三晶體 管123的漏極接收低電平電壓vss。該第一上拉晶體管13的柵極連接該第一晶體管111和第二晶體管113的源極，該 第一上拉晶體管13的漏極接收該高電平電壓vdd，該第一上拉晶體管13的源極連接該第一 下拉晶體管14的源極和該第一輸出端18，該第一下拉晶體管14的柵極連接該第三晶體管 123和第四晶體管121的源極，該第一下拉晶體管14的漏極接收該低電平電壓vss。該電 容17連接于該第一下拉晶體管14的柵極和漏極之間。該第二上拉晶體管15的柵極連接 該第三晶體管123和第四晶體管121的源極，該第二上拉晶體管15的漏極接收該高電平電 壓vdd，該第二上拉晶體管15的源極連接該第二下拉晶體管16的源極和該第二輸出端19， 該第二下拉晶體管16的柵極連接該第一晶體管111和第二晶體管113的源極，該第二下拉晶體管16的漏極接收該低電平電壓vss。請參閱圖2，圖2是圖1所示的液晶顯示裝置的驅(qū)動電路10的時序波形圖。其中， st用于表示該第一觸發(fā)信號的波形圖，ct用于表示該第二觸發(fā)信號的波形圖，Q用于表示 該第一輸出端18輸出信號的波形圖，Qb用于表示該第二輸出端19輸出信號的波形圖。由 圖可見，在該第一觸發(fā)信號st和第二觸發(fā)信號ct的控制下，該第一輸出端18和第二輸出 端19輸出信號的相位正好相反。當(dāng)該第一觸發(fā)信號St為高電平，該第二觸發(fā)信號Ct為低電平時，該第一晶體管 111導(dǎo)通，該第二晶體管113截止，該第一晶體管111源極輸出高電平從而使該第一上拉晶 體管13和該第二下拉晶體管16導(dǎo)通，該第一輸出端18輸出高電平，該第二輸出端19輸出 低電平。當(dāng)該第一觸發(fā)信號st為低電平，該第二觸發(fā)信號ct為高電平時，該第四晶體管 121導(dǎo)通，該第三晶體管123截止，該第四晶體管121源極輸出高電平從而使該第二上拉晶 體管15和該第一下拉晶體管14導(dǎo)通，該第一輸出端18輸出高電平被拉為低電平，而該第 二輸出端19輸出低電平被拉為高電平。與現(xiàn)有技術(shù)相比，本發(fā)明的液晶顯示裝置的驅(qū)動電路10包括該第一控制電路11 和第二控制電路12，該第一控制電路11和第二控制電路12根據(jù)該第一觸發(fā)信號st和第 二觸發(fā)信號ct控制該第一上拉晶體管13、第二上拉晶體管15、該第一下拉晶體管14和第 二下拉晶體管16的導(dǎo)通與截止，進而控制該第一輸出端18和第二輸出端19的輸出信號， 因此，該驅(qū)動電路10可以根據(jù)該第一觸發(fā)信號st和第二觸發(fā)信號ct而調(diào)整該第一輸出端 18和第二輸出端19輸出信號的相位。請參閱圖3，圖3是本發(fā)明的液晶顯示裝置的驅(qū)動電路的第二實施方式的電路示 意圖。該驅(qū)動電路20集成在該液晶顯示裝置的基板上，在本實施方式中，該液晶顯示裝置 的驅(qū)動電路20是一時序控制相位轉(zhuǎn)換電路。本實施方式的驅(qū)動電路20的電路結(jié)構(gòu)與第一 實施方式的驅(qū)動電路10的結(jié)構(gòu)相似，區(qū)別在于，該驅(qū)動電路20的第一晶體管211和第三晶 體管223的柵極接收第一觸發(fā)信號st，第二晶體管213和第四晶體管221的柵極接收第二 觸發(fā)信號ct，該第一晶體管211和第二晶體管213的源極相互連接，該第一晶體管211的漏 極接收第一時鐘信號ck，該第二晶體管213的漏極接收低電平信號vss，該第三晶體管223 和第四晶體管221的源極相互連接，該第三晶體管223的漏極接收第二時鐘信號clcb，該第 四晶體管221的漏極接收高電平信號vdd。請參閱圖4，圖4是圖3所示的液晶顯示裝置的驅(qū)動電路20的時序波形圖。其中， ck用于表示該第一時鐘信號的波形圖，deb用于表示該第二時鐘信號的波形圖，st用于表 示該第一觸發(fā)信號的波形圖，ct用于表示該第二觸發(fā)信號的波形圖，Q用于表示該驅(qū)動電 路20的第一輸出端觀輸出信號的波形圖，Qb用于表示該驅(qū)動電路20的第二輸出端四輸 出信號的波形圖。該第一時鐘信號ck和第二時鐘信號clA的相位相反，該第一輸出端觀 和第二輸出端四輸出信號的相位正好相反。當(dāng)該第一觸發(fā)信號St為高電平，該第二觸發(fā)信號Ct為低電平時，該第一晶體管 211導(dǎo)通，該第二晶體管213截止，當(dāng)該第一時鐘信號ck變?yōu)楦唠娖綍r，該第一晶體管211 源極輸出高電平從而使第一上拉晶體管23和該第二下拉晶體管沈?qū)?，該第一輸出端觀 輸出高電平，該第二輸出端四輸出低電平。當(dāng)該第一觸發(fā)信號st為低電平，該第二觸發(fā)信 號ct為高電平時，該第四晶體管221導(dǎo)通，該第三晶體管223截止，該第四晶體管221源極輸出高電平從而使第二上拉晶體管25和第一下拉晶體管M導(dǎo)通，該第一輸出端觀輸出高 電平被拉為低電平，而該第二輸出端四輸出低電平被拉為高電平。請參閱圖5，圖5是本發(fā)明的液晶顯示裝置的驅(qū)動電路的第三實施方式的電路示 意圖。該驅(qū)動電路30集成在該液晶顯示裝置的基板上，在本實施方式中，該液晶顯示裝置 的驅(qū)動電路30是一多脈沖信號產(chǎn)生電路。本實施方式的驅(qū)動電路30的電路結(jié)構(gòu)與第一實 施方式的驅(qū)動電路10的結(jié)構(gòu)相似，區(qū)別在于，該驅(qū)動電路30還包括第五晶體管31、第六晶 體管32、第七晶體管33、第八晶體管34和第三輸出端out，該第五晶體管31的柵極連接該 驅(qū)動電路30的第一輸出端38，該第六晶體管32的柵極連接該驅(qū)動電路30第二輸出端39， 該第五晶體管31、第六晶體管32和第八晶體管34的漏極接收第一時鐘信號ck，該第五晶 體管31、第七晶體管33和第八晶體管34的連接該驅(qū)動電路30的第三輸出端out，該第六 晶體管32的源極連接該第七晶體管33的柵極，該第七晶體管33的漏極接收第二時鐘信號 clcb，該第八晶體管34的柵極連接該第七晶體管33的漏極。請參閱圖6，圖6是圖5所示的液晶顯示裝置的驅(qū)動電路30的時序波形圖。其中， ck用于表示該第一時鐘信號的波形圖，deb用于表示該第二時鐘信號的波形圖，st用于表 示該第一觸發(fā)信號的波形圖，ct用于表示該第二觸發(fā)信號的波形圖，out表示該驅(qū)動電路 30的第三輸出端out輸出信號的波形圖。該第一時鐘信號ck和第二時鐘信號deb的相位 相反，該第五晶體管31的源極在該第一觸發(fā)信號st和第二觸發(fā)信號ct控制下輸出脈沖信 號。當(dāng)該第一觸發(fā)信號St為高電平，該第二觸發(fā)信號Ct為低電平時，該驅(qū)動電路30 的第一輸出端38輸出高電平、該驅(qū)動電路30的第二輸出端39輸出低電平，該第五晶體管 31導(dǎo)通，該第六晶體管32截止，該驅(qū)動電路30的第三輸出端out開始輸出脈沖信號。當(dāng)該 驅(qū)動電路30的第一輸出端38輸出低電平、該驅(qū)動電路30的第二輸出端39輸出高電平，該 第五晶體管31截止，該第六晶體管32導(dǎo)通，該第七晶體管33和第八晶體管34相配合將該 驅(qū)動電路30的第三輸出端out拉為低電平，該驅(qū)動電路30的第三輸出端out停止輸出脈 沖信號，從而達到調(diào)整該驅(qū)動電路30的第三輸出端out輸出脈沖的數(shù)目。即當(dāng)該第一時鐘 信號ck是高電平時，該第二時鐘信號deb為低電平，該第七晶體管33導(dǎo)通，該第八晶體管 34截止，該第七晶體管33漏極輸入的低電平將該驅(qū)動電路30的第三輸出端out拉為低電 平；當(dāng)該第一時鐘信號ck是低電平時，該第二時鐘信號deb為高電平，該第七晶體管33截 止，該第八晶體管34導(dǎo)通，該第八晶體管34漏極輸入的低電平將該驅(qū)動電路30的第三輸 出端out拉為低電平。與現(xiàn)有技術(shù)相比，本實施方式的液晶顯示裝置的驅(qū)動電路30在第一實施方式的 驅(qū)動電路10的基礎(chǔ)上，增加該第五晶體管31、第六晶體管32、第七晶體管33、第八晶體管 34，該第一觸發(fā)信號st、該第二觸發(fā)信號ct、該第一時鐘信號ck、該第二時鐘信號deb控制 該第五晶體管31的源極輸出脈沖信號。通常晶體管工作在直流偏壓狀態(tài)下，但是由于半導(dǎo) 體材料，特別是非晶硅薄膜晶體管若長時間工作于直流偏壓狀態(tài)下，閾值電壓將會發(fā)生顯 著的漂移，從而導(dǎo)致電路性能衰減。根據(jù)脈沖驅(qū)動原理，本實施方式的液晶顯示裝置的驅(qū)動 電路30采用脈沖驅(qū)動以降低電路的功耗，從而抑制由于晶體管的閾值漂移而導(dǎo)致的電路 性能衰減的問題。請參閱圖7，圖7是本發(fā)明的液晶顯示裝置的驅(qū)動電路的第四實施方式的電路示意圖。該驅(qū)動電路40集成在該液晶顯示裝置的基板上，在本實施方式中，該液晶顯示裝置 的驅(qū)動電路40是時序控制的多脈沖信號產(chǎn)生電路。本實施方式的驅(qū)動電路40的電路結(jié)構(gòu) 與第三實施方式的驅(qū)動電路30的結(jié)構(gòu)相似，區(qū)別在于，該驅(qū)動電路40的第一晶體管411和 第三晶體管423的柵極接收第一觸發(fā)信號st，該第二晶體管413和第四晶體管421的柵極 接收第二觸發(fā)信號ct，該第一晶體管411和第二晶體管413的源極相互連接，該第一晶體管 411的漏極接收第一時鐘信號ck，該第二晶體管413的漏極接收低電平信號vss，該第三晶 體管423和第四晶體管421的源極相互連接，該第三晶體管423的漏極接收第二時鐘信號 clcb，該第四晶體管421的漏極接收高電平信號vdd。請參閱圖8，圖8是圖7所示的液晶顯示裝置的驅(qū)動電路40的時序波形圖。其中， ck用于表示該第一時鐘信號的波形圖，deb用于表示該第二時鐘信號的波形圖，st用于表 示該第一觸發(fā)信號的波形圖，ct用于表示該第二觸發(fā)信號的波形圖，out用于表示該驅(qū)動 電路40的第三輸出端out輸出信號的波形圖。該第一時鐘信號ck和第二時鐘信號deb的 相位相反，該第五晶體管41的源極在該第一觸發(fā)信號st和第二觸發(fā)信號ct控制下輸出脈 沖信號。當(dāng)該第一觸發(fā)信號St為高電平，該第二觸發(fā)信號Ct為低電平，該驅(qū)動電路40的 第一輸出端48輸出高電平，該驅(qū)動電路40的第二輸出端49輸出低電平時，該第五晶體管 41導(dǎo)通，該第六晶體管42截止，該驅(qū)動電路40的第三輸出端out開始輸出脈沖信號。當(dāng)該 驅(qū)動電路40的第一輸出端48輸出低電平、該驅(qū)動電路40的第二輸出端49輸出高電平，該 第五晶體管41截止，該第六晶體管42導(dǎo)通，該第七晶體管43和第八晶體管44相配合將該 驅(qū)動電路40的第三輸出端out拉為低電平，該驅(qū)動電路40的第三輸出端out停止輸出脈 沖信號，從而達到調(diào)整該驅(qū)動電路40的第三輸出端out輸出脈沖的數(shù)目。即當(dāng)該第一時鐘 信號ck是高電平時，該第二時鐘信號deb為低電平，該第七晶體管43導(dǎo)通，該第八晶體管 44截止，該第七晶體管43漏極輸入的低電平將該驅(qū)動電路40的第三輸出端out拉為低電 平；當(dāng)該第一時鐘信號ck是低電平時，該第二時鐘信號deb為高電平，該第七晶體管43截 止，該第八晶體管44導(dǎo)通，該第八晶體管44漏極輸入的低電平將該驅(qū)動電路40的第三輸 出端out拉為低電平。本發(fā)明的驅(qū)動電路應(yīng)用于液晶顯示裝置，也可以應(yīng)用在其他顯示方式，例如 Ε-Β00Κ, X射線探測儀，只需將該驅(qū)動電路集成在陣列基板上即可，并不限于上述實施方式 所述。在本發(fā)明的驅(qū)動電路中，晶體管的漏極作為輸入端，而源極作為輸出端為例進行 說明，也可以使該晶體管的源極作為輸入端，漏極作為輸出端，而柵極作為控制端，并不限 于上述實施方式所述。在不偏離本發(fā)明的精神和范圍的情況下還可以構(gòu)成許多有很大差別的實施例。應(yīng) 當(dāng)理解，除了如所附的權(quán)利要求所限定的，本發(fā)明不限于在說明書中所述的具體實施例。
權(quán)利要求
1.一種集成在基板上的液晶顯示裝置的驅(qū)動電路，該驅(qū)動電路包括第一輸出端和第二 輸出端，其特征在于，該驅(qū)動電路還包括第一上拉晶體管和第一下拉晶體管，該第一上拉晶體管和該第一下拉晶體管串接，該 第一輸出端連接于該第一上拉晶體管和該第一下拉晶體管之間；第二上拉晶體管和第二下拉晶體管，該第二上拉晶體管和該第二下拉晶體管串接，該 第二輸出端連接于該第二上拉晶體管和該第二下拉晶體管之間；第一控制電路，該第一控制電路包括第一晶體管和第二晶體管，該第一晶體管的控制 端接收第一觸發(fā)信號，該第二晶體管的控制端接收該第二觸發(fā)信號，該第一晶體管的輸出 端與該第二晶體管的輸出端連接，該第一晶體管和該第二晶體管的輸出端控制該第一上拉 晶體管和該第二下拉晶體管的導(dǎo)通與截止；第二控制電路，該第二控制電路包括第三晶體管和第四晶體管，該第三晶體管的控制 端接收該第一觸發(fā)信號，該第四晶體管的控制端接收該第二觸發(fā)信號，該第三晶體管的輸 出端與該第四晶體管的輸出端連接，該第三晶體管和該第四晶體管的輸出端控制該第二上 拉晶體管和第一下拉晶體管的導(dǎo)通與截止。
2.如權(quán)利要求1所述的液晶顯示裝置的驅(qū)動電路，其特征在于該第一上拉晶體管的 控制端連接該第一晶體管和第二晶體管的輸出端，該第一上拉晶體管的輸入端接收高電平 電壓，該第一上拉晶體管的輸出端連接該第一下拉晶體管的輸出端和該第一輸出端，該第 一下拉晶體管的控制端連接該第三晶體管和該第四晶體管的輸出端，該第一下拉晶體管的 輸入端接收低電平電壓。
3.如權(quán)利要求2所述的液晶顯示裝置的驅(qū)動電路，其特征在于該第二上拉晶體管的 控制端連接該第三晶體管和該第四晶體管的輸出端，該第二上拉晶體管的輸入端接收該高 電平電壓，該第二上拉晶體管的輸出端連接該第二下拉晶體管的輸出端和該第二輸出端， 該第二下拉晶體管的控制端連接該第一晶體管和該第二晶體管的輸出端，該第二下拉晶體 管的輸入端接收該低電平電壓。
4.如權(quán)利要求2所述的液晶顯示裝置的驅(qū)動電路，其特征在于該驅(qū)動電路包括一電 容，該電容連接在該第一下拉晶體管的控制端和輸入端之間。
5.如權(quán)利要求3所述的液晶顯示裝置的驅(qū)動電路，其特征在于該第一晶體管和該第 二晶體管的輸出端相互連接，該第一晶體管和該第四晶體管的輸入端接收該高電平電壓， 該第三晶體管和該第四晶體管的輸出端相互連接，該第二晶體管和該第三晶體管的輸入端 接收該低電平電壓。
6.如權(quán)利要求5所述的液晶顯示裝置的驅(qū)動電路，其特征在于該液晶顯示裝置的驅(qū) 動電路是相位控制電路。
7.如權(quán)利要求5所述的液晶顯示裝置的驅(qū)動電路，其特征在于該驅(qū)動電路還包括第 五晶體管、第六晶體管、第七晶體管、第八晶體管和第三輸出端，該第五晶體管的控制端連 接該第一輸出端，該第六晶體管的控制端連接該第二輸出端，該第五晶體管、該第六晶體管 和該第八晶體管的輸入端接收第一時鐘信號，該第五晶體管、該第七晶體管和該第八晶體 管的輸出端連接該第三輸出端，該第六晶體管的輸出端連接該第七晶體管的控制端，該第 七晶體管的輸入端接收第二時鐘信號，該第八晶體管的控制端連接該第七晶體管的輸入 端。
8.如權(quán)利要求7所述的液晶顯示裝置的驅(qū)動電路，其特征在于該液晶顯示裝置的驅(qū) 動電路是多脈沖信號產(chǎn)生電路。
9.如權(quán)利要求3所述的液晶顯示裝置的驅(qū)動電路，其特征在于該第一晶體管和該第 二晶體管的輸出端相互連接，該第一晶體管的輸入端接收第一時鐘信號，該第二晶體管的 輸入端接收該低電平信號，該第三晶體管和該第四晶體管的輸出端相互連接，該第三晶體 管的輸入端接收第二時鐘信號，該第四晶體管的輸入端接收該高電平信號。
10.如權(quán)利要求9所述的液晶顯示裝置的驅(qū)動電路，其特征在于該驅(qū)動電路還包括第 五晶體管、第六晶體管、第七晶體管、第八晶體管和第三輸出端，該第五晶體管的控制端連 接該第一輸出端，該第六晶體管的控制端連接該第二輸出端，該第五晶體管、該第六晶體管 和第八晶體管的輸入端接收該第一時鐘信號，該第五晶體管、該第七晶體管、第八晶體管的 輸出端相互連接該第三輸出端，該第六晶體管的輸出端連接該第七晶體管的控制端，該第 七晶體管的輸入端接收該第二時鐘信號，該第八晶體管的控制端連接該第七晶體管的輸入 端。
11.如權(quán)利要求7或9或10所述的液晶顯示裝置的驅(qū)動電路，其特征在于該第一時 鐘信號和第二時鐘信號為互為反相的信號。
全文摘要
本發(fā)明涉及一種集成在基板上的液晶顯示裝置的驅(qū)動電路，該驅(qū)動電路包括串接的第一上拉晶體管和第一下拉晶體管；串接第二上拉晶體管和第二下拉晶體管；用于接收第一觸發(fā)信號的第一晶體管和用于接收第二觸發(fā)信號的第二晶體管，該第一晶體管的一端與該第二晶體管的一端連接，該第一晶體管、第二晶體管的連接端控制該第一上拉晶體管和該第二下拉晶體管的導(dǎo)通與截止；用于接收該第一觸發(fā)信號的第三晶體管和用于接收該第二觸發(fā)信號的第四晶體管，該第三晶體管的一端與該第四晶體管的一端連接，該第三晶體管、第四晶體管的連接端控制該第二上拉晶體管和第一下拉晶體管的導(dǎo)通與截止。本發(fā)明的液晶顯示裝置的驅(qū)動電路能夠調(diào)整輸出信號的相位和脈沖數(shù)目。
文檔編號G09G3/36GK102054443SQ20091019813
公開日2011年5月11日 申請日期2009年11月3日 優(yōu)先權(quán)日2009年11月3日
發(fā)明者凌志華, 鄭泰寶, 陳飛 申請人:上海天馬微電子有限公司